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1. (WO2009111125) ARCHITECTURE DE MÉMOIRE À DOUBLE CANAL AYANT DES EXIGENCES DE BROCHES D'INTERFACE RÉDUITES À L'AIDE D'UN SCHÉMA À DOUBLE DÉBIT DE DONNÉES POUR LES SIGNAUX D'ADRESSE/COMMANDE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/111125    N° de la demande internationale :    PCT/US2009/033018
Date de publication : 11.09.2009 Date de dépôt international : 04.02.2009
CIB :
G06F 13/16 (2006.01), G06F 13/42 (2006.01)
Déposants : QUALCOMM Incorporated [US/US]; Attn: International IP Administration, 5775 Morehouse Drive, San Diego, California 92121 (US) (Tous Sauf US).
MAO, Jian [CN/US]; (US) (US Seulement).
SANKURATRI, Raghu [IN/US]; (US) (US Seulement)
Inventeurs : MAO, Jian; (US).
SANKURATRI, Raghu; (US)
Mandataire : TALPALATSKY, Sam; 5775 Morehouse Drive, San Diego, California 92121 (US)
Données relatives à la priorité :
12/039,908 29.02.2008 US
Titre (EN) DUAL CHANNEL MEMORY ARCHITECTURE HAVING REDUCED INTERFACE PIN REQUIREMENTS USING A DOUBLE DATA RATE SCHEME FOR THE ADDRESS/CONTROL SIGNALS
(FR) ARCHITECTURE DE MÉMOIRE À DOUBLE CANAL AYANT DES EXIGENCES DE BROCHES D'INTERFACE RÉDUITES À L'AIDE D'UN SCHÉMA À DOUBLE DÉBIT DE DONNÉES POUR LES SIGNAUX D'ADRESSE/COMMANDE
Abrégé : front page image
(EN)Apparatuses and methods for dual channel memory architecture with reduced interface pin requirements are presented. One memory architecture includes a memory controller, a first memory device coupled to the memory controller by a shared address bus and a first clock signal, and a second memory device coupled to the memory controller by the shared address bus and a second clock signal, where the polarity of the second clock signal is opposite of the first clock signal. A method for performing data transactions is presented. The method includes providing addressing signals over a shared address bus to a first memory device and a second memory device, providing clock signals to the memory devices which are reversed in polarity, where the clock signals are derived from a common clock signal, and transferring data to the memory devices over separate narrow data buses in an alternating manner based upon the clock signals.
(FR)L'invention porte sur des appareils et sur des procédés pour une architecture de mémoire à double canal avec des exigences de broches d'interface réduites. Une architecture de mémoire comprend un contrôleur de mémoire, un premier dispositif mémoire couplé au contrôleur de mémoire par un bus d'adresse partagé et un premier signal d'horloge, et un second dispositif mémoire couplé au contrôleur de mémoire par le bus d'adresse partagé et un second signal d'horloge, la polarité du second signal d'horloge étant opposée à celle du premier signal d'horloge. L'invention porte sur un procédé pour effectuer des transactions de données. Le procédé comprend la fourniture de signaux d'adressage sur un bus d'adresse partagé à un premier dispositif mémoire et à un second dispositif mémoire, la fourniture de signaux d'horloge aux dispositifs mémoire qui ont une polarité inversée, les signaux d'horloge étant issus d'un signal d'horloge commun, et le transfert de données aux dispositifs mémoire sur des bus de données étroits séparés, de façon alternée sur la base des signaux d'horloge.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)