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1. (WO2009110615) DISPOSITIF POUR CONCEVOIR UN CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR, PROCÉDÉ POUR CONCEVOIR UN CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR ET PROGRAMME D'ORDINATEUR POUR CONCEVOIR UN CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/110615    N° de la demande internationale :    PCT/JP2009/054341
Date de publication : 11.09.2009 Date de dépôt international : 06.03.2009
CIB :
G06F 17/50 (2006.01), H01L 21/82 (2006.01)
Déposants : NEC Corporation [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo, 1088001 (JP) (Tous Sauf US).
NAKAMURA, Yuichi [JP/JP]; (JP) (US Seulement)
Inventeurs : NAKAMURA, Yuichi; (JP)
Mandataire : HAMADA, Haruo; Wisdom House, 4-12, Minami-Aoyama 3-chome, Minato-ku, Tokyo 1070062 (JP)
Données relatives à la priorité :
2008-058824 07.03.2008 JP
Titre (EN) DEVICE FOR DESIGNING SEMICONDUCTOR INTEGRATED CIRCUIT, METHOD FOR DESIGNING SEMICONDUCTOR INTEGRATED CIRCUIT, AND COMPUTER PROGRAM FOR DESIGNING SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) DISPOSITIF POUR CONCEVOIR UN CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR, PROCÉDÉ POUR CONCEVOIR UN CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR ET PROGRAMME D'ORDINATEUR POUR CONCEVOIR UN CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR
(JA) 半導体集積回路の設計装置、半導体集積回路の設計方法、並びに半導体集積回路を設計するコンピュータ・プログラム
Abrégé : front page image
(EN)Provided is a device for designing a semiconductor integrated circuit, which requires only a small increase in area, can control with little delay, and can use form verification and a scan test which are usually used only for designing a flip-flop circuit, to correct a hold error in a semiconductor integrated circuit. The device for designing a semiconductor integrated circuit is equipped with a timing analyzing means; an FF (flip-flop circuit) latching means which, referring to the analysis results obtained from the timing analyzing means, converts flip-flop circuits on both sides of a node to two types of latch circuits, i,e., a high latch circuit and a low latch circuit; a latch destination determining means which selects the latch circuit to be fixed, out of the two types of latch circuits, based on the positions of the latch circuits on the circuit layout; and a circuit information converting means for converting the circuit information of the latch circuit to be fixed which has been selected by the latch destination determining means into connection information of the circuit to be converted.
(FR)L'invention porte sur un dispositif pour concevoir un circuit intégré semi-conducteur, qui nécessite uniquement une faible augmentation de surface, peut se commander avec peu de retard, et peut utiliser une vérification de forme et un test de balayage qui sont habituellement utilisés uniquement pour la conception d'un multivibrateur bistable, pour corriger une erreur de maintien dans un circuit intégré semi-conducteur. Le dispositif pour concevoir un circuit intégré semi-conducteur comporte des moyens d'analyse de synchronisation ; des moyens de verrouillage de multivibrateur bistable (FF) qui, en se référant aux résultats d'analyse obtenus par les moyens d'analyse de synchronisation, convertissent les multivibrateurs bistables sur les deux côtés d'un nœud en deux types de circuits de verrouillage, à savoir un circuit de verrouillage haut et un circuit de verrouillage bas ; des moyens de détermination de destination de verrouillage qui sélectionnent le circuit de verrouillage devant être fixé, parmi les deux types de circuits de verrouillage, sur la base des positions des circuits de verrouillage sur la structure de circuit ; et des moyens de conversion d'informations de circuit pour convertir les informations de circuit du circuit de verrouillage devant être fixé qui a été sélectionné par les moyens de détermination de destination de verrou en informations de connexion du circuit devant être converti.
(JA) 半導体集積回路に対して、ホールドエラーを解消するために、小さい面積の増加で、かつ、小さい遅延の制御が可能で、かつ、通常のフリップフロップ回路のみの設計で利用されるような形式検証、スキャンテストを利用可能にするような設計装置を提供する。  タイミング解析手段と、前記タイミング解析手段による解析結果を参照して、前記ノードの両端のフリップフロップ回路を、ハイラッチ回路とローラッチ回路との2種類のラッチ回路に変換するFF(フリップフロップ回路)ラッチ化手段と、前記ラッチ回路の回路配置上の位置とに基づいて、前記2種類のラッチ回路のうち、固定すべきラッチ回路を選択するラッチ移動先決定手段と、前記ラッチ移動先決定手段によって選択された固定すべきラッチ回路の回路情報を、変換すべき回路の結線情報に変換する回路情報変換手段とを備える。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)