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1. (WO2009107409) DISPOSITIF DE MÉMOIRE FERROÉLECTRIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/107409    N° de la demande internationale :    PCT/JP2009/050150
Date de publication : 03.09.2009 Date de dépôt international : 08.01.2009
CIB :
G11C 11/22 (2006.01)
Déposants : ROHM CO., LTD. [JP/JP]; 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto, 6158585 (JP) (Tous Sauf US).
KIMURA, Hiromitsu [JP/JP]; (JP) (US Seulement).
FUCHIKAMI, Takaaki [JP/JP]; (JP) (US Seulement).
FUJIMORI, Yoshikazu [JP/JP]; (JP) (US Seulement)
Inventeurs : KIMURA, Hiromitsu; (JP).
FUCHIKAMI, Takaaki; (JP).
FUJIMORI, Yoshikazu; (JP)
Mandataire : MIYOSHI, Hidekazu; Toranomon Kotohira Tower, 2-8, Toranomon 1-chome, Minato-ku Tokyo, 1050001 (JP)
Données relatives à la priorité :
2008-048174 28.02.2008 JP
Titre (EN) FERROELECTRIC MEMORY DEVICE
(FR) DISPOSITIF DE MÉMOIRE FERROÉLECTRIQUE
(JA) 強誘電体メモリ装置
Abrégé : front page image
(EN)By separately setting a capacitance on a BL depending on whether the mode is a DRAM mode or an FRAM mode, it is possible to simultaneously obtain a high speed in the DRAM mode by BL capacity reduction and a sufficient BL capacitance in the FRAM mode. A ferroelectric memory device includes: a plurality of bit lines BL arranged in the column direction; a plurality of word lines WL arranged in the row direction; a plurality of plate lines PL and a bit line capacitance control line BLC; a ferroelectric memory cell (32) formed by a ferroelectric capacitor CF and a memory cell transistor QM and arranged at an intersection of a plurality of bit lines BL, a plurality of word lines WL, and a plurality of plate lines PL; and a load capacitance adjustment cell (34) formed by a load capacitance CL and a load capacitance adjustment transistor QL and arranged at an intersection of a plurality of bit lines BL and the bit line capacitance control line BLC.
(FR)Le fait de régler séparément une résistance capacitative sur une ligne de bits (BL) selon que le mode est un mode RAM dynamique (DRAM) ou un mode RAM ferroélectrique (FRAM), permet d'obtenir simultanément un haut débit en mode DRAM par réduction de la capacité de BL, et une capacité suffisante de BL en mode FRAM. L'invention concerne un dispositif de mémoire ferroélectrique comprenant : plusieurs BL agencés dans la direction colonne; plusieurs lignes de mots (WL) agencées dans la direction rangée; plusieurs lignes de plaques PL et une ligne de contrôle de capacité de ligne de bits (BLC); une cellule de mémoire ferroélectrique (32) constituée d'un condensateur ferroélectrique CF et d'un transistor de cellule de mémoire QM, et située à l'intersection de plusieurs BL, de plusieurs WL, et de plusieurs PL; et une cellule de réglage de résistance capacitative de charge (34) constituée d'une résistance capacitative de charge CL et d'un transistor de réglage de résistance capacitative de charge QL, et située à l'intersection de plusieurs BL et de la ligne de contrôle BLC.
(JA) DRAMモードとFRAMモードとでBL上の容量を別個に設定することで、DRAMモードでのBL容量軽減化による高速化と、FRAMモードでのBL容量確保を両立する。  列方向に配置された複数のビット線BLと、行方向に配置された複数のワード線(WL、複数のプレート線PLおよびビット線容量制御線BLCと、複数のビット線BLと複数のワード線WLおよび複数のプレート線PLの交差部に配置され、強誘電体キャパシタCFとメモリセルトランジスタQMからなる強誘電体メモリセル(32)と、複数のビット線BLとビット線容量制御線BLCの交差部に配置され、負荷容量CLと負荷容量調整トランジスタQLからなる負荷容量調整セル(34)とを備える強誘電体メモリ装置。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)