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1. (WO2009094376) PROCÉDÉ DE FABRICATION DE DISPOSITIFS MOS À CANAL P CONTRAINT ET CIRCUITS INTÉGRÉS FABRIQUÉS À PARTIR DE CEUX-CI
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/094376    N° de la demande internationale :    PCT/US2009/031542
Date de publication : 30.07.2009 Date de dépôt international : 21.01.2009
CIB :
H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Déposants : TEXAS INSTRUMENTS INCORPORATED [US/US]; P.O. Box 655474, Mail Station 3999, Dallas, TX 75265-5474 (US) (Tous Sauf US).
JAIN, Amitabh [US/US]; (US) (US Seulement)
Inventeurs : JAIN, Amitabh; (US)
Mandataire : FRANZ, Warren, L.; Texas Instruments Incorporated, Deputy General Patent Counsel, P.O. Box 655474, MS 3999, Dallas, TX 75265-5474 (US)
Données relatives à la priorité :
61/022,396 21.01.2008 US
12/345,851 30.12.2008 US
Titre (EN) METHOD FOR FORMING STRAINED CHANNEL PMOS DEVICES AND INTEGRATED CIRCUITS THEREFROM
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIFS MOS À CANAL P CONTRAINT ET CIRCUITS INTÉGRÉS FABRIQUÉS À PARTIR DE CEUX-CI
Abrégé : front page image
(EN)An integrated circuit (IC) (200) includes a plurality of compressiveIy strained PMOS transistors (201). The IC includes a substrate (212) having a semiconductor surface (213). A gate stack is formed in or on the semiconductor surface and includes a gate electrode (233(a)) on a gate dielectric (238). At least one compressive strain inducing region (281) including at least one specie selected from Ge, Sn and Pb is located in at least a portion of the source and drain regions (240) of the PMOS transistors, wherein the strain inducing region provides ≤1010 dislocation lines /cm2 and an active concentration of the compressive strain inducing specie that is above a solid solubility limit for the compressive strain inducing specie in the compressive strain inducing region. A method for forming compressively strained PMOS transistors includes implanting on at least opposing sides of the gate stack using at least one compressive strain inducing specie selected from Ge, Sn and Pb at a dose ≥ 1 x 1015 cm-2, at an implantation temperature during implanting in a temperature range ≥ 273°K, wherein the implant conditions are sufficient to form an amorphous region. The wafer is annealed using annealing conditions including a peak anneal temperature of between 1050 °C and 1400 °C and an anneal time at the peak temperature of ≥10 seconds, wherein the amorphous region recrystallizes by solid phase epitaxy (SPE).
(FR)L'invention porte sur un circuit intégré (CI) (200) qui comprend une pluralité de transistors MOS à canal P contraint par compression (201). Le CI comprend un substrat (212) dont une surface est semi-conductrice (213). Un empilement de grille est formé dans ou sur la surface semi-conductrice et comprend une électrode de grille (233(a)) sur un diélectrique de grille (238). Au moins une région induisant une contrainte de compression (281) comprenant au moins une espèce choisie parmi Ge, Sn et Pb est située dans au moins une partie des régions de source et de drain (240) des transistors MOS à canal P, la région induisant la contrainte fournissant ≤ 1010 lignes de dislocation /cm2 et une concentration active de l'espèce induisant la contrainte de compression qui est au-dessus d'une limite de solubilité solide pour l'espèce induisant la contrainte de compression dans la région induisant la contrainte de compression. Un procédé de fabrication de transistors MOS à canal P contraint par compression comprend l'implantation sur au moins des côtés opposés de l'empilement de grille d'au moins une espèce induisant la contrainte de compression choisie parmi Ge, Sn et Pb à une dose ≥ 1 x 1015 cm-2, à une température d'implantation pendant l'implantation dans une plage de température de ≥ 273°K, les conditions d'implantation étant suffisantes pour former une région amorphe. La tranche est recuite dans des conditions de recuit comprenant une température de recuit de pic entre 1 050°C et 1 400°C et un temps de recuit à la température de pic de ≥10 secondes, la région amorphe se recristallisant par épitaxie en phase solide (SPE).
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)