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1. (WO2009090064) OPTIMISATION DE FRÉQUENCE D'HORLOGE POUR UN ÉMULATEUR À MULTIPLES PRÉDIFFUSÉS PROGRAMMABLES SUR LA BASE D'UN MULTIPLEXAGE TEMPOREL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/090064    N° de la demande internationale :    PCT/EP2009/000217
Date de publication : 23.07.2009 Date de dépôt international : 15.01.2009
CIB :
G06F 17/50 (2006.01)
Déposants : SYNOPSYS, INC. [US/US]; 700 East Middlefield Road, Mountain View, CA 94043 (US) (Tous Sauf US).
MAUERSBERGER, Heiko [DE/DE]; (DE) (US Seulement)
Inventeurs : MAUERSBERGER, Heiko; (DE)
Mandataire : SCHLIMME, Wolfram; Haidgraben 2, 85521 Ottobrunn (DE)
Données relatives à la priorité :
10 2008 004 451.2 15.01.2008 DE
08017424.6 02.10.2008 EP
Titre (EN) CLOCK FREQUENCY OPTIMIZATION FOR A TIME DIVISION MULTIPLEXING BASED MULTI-FPGA EMULATOR
(FR) OPTIMISATION DE FRÉQUENCE D'HORLOGE POUR UN ÉMULATEUR À MULTIPLES PRÉDIFFUSÉS PROGRAMMABLES SUR LA BASE D'UN MULTIPLEXAGE TEMPOREL
Abrégé : front page image
(EN)A method for emulating hardware description models for producing prototypes for integrated circuits, comprising the following steps: a) provide a prototype for a chip design, which has been generated as a hardware description model by means of a hardware description language; b) transfer the hardware description model into a grid list; c) partition the grid list into a plurality of partial grid lists and into a top level grid list, connecting said partial grid lists amongst one another; d) transfer (place and route) the grid list, which is partitioned into partial grid lists into an emulation platform comprising at least two freely programmable semiconductor components; e) transfer (place and route) each partial grid list into one of the respective freely programmable semiconductor components; f) configure the emulation platform with the chip design to be emulated, wherein said emulation platform comprises the freely programmable semiconductor components; g) perform the emulation of the chip design, wherein a signal transmission between the freely programmable semiconductor components is performed, in which signals originating at a first signal transmitting semiconductor component are serialized by a transmitter side timed clock signal on the side of the first signal transmitting semiconductor component, and deserialized by a receiver side timed clock signal on the side of a second signal receiving semiconductor component, wherein the subsequent step is additionally performed in the method sequence up to including performing the emulation of the chip design in step g): h) determine signal-runtime delays between the particular semiconductor components and optimize the timing frequency of the clock signal; and - the determined runtime delays are considered in the emulation in step g).
(FR)L'invention porte sur un procédé pour émuler des modèles de description matérielle en vue de produire des prototypes pour des circuits intégrés, lequel procédé consiste : a) à fournir un prototype pour une conception de puce, qui a été généré en tant que modèle de description matérielle au moyen d'un langage de description matérielle ; b) à transférer le modèle de description matérielle dans une liste de grilles ; c) à séparer la liste de grilles en une pluralité de listes de grilles partielles et en une liste de grilles de niveau supérieur, connectant lesdites listes de grilles partielles les unes aux autres ; d) à transférer (placer et router) la liste de grilles, qui est séparée en des listes de grilles partielles dans une plateforme d'émulation comprenant au moins deux composants semiconducteurs librement programmables ; e) à transférer (placer et router) chaque liste de grilles partielles dans l'un des composants semiconducteurs librement programmables respectifs ; f) à configurer la plateforme d'émulation avec la conception de puce à émuler, ladite plateforme d'émulation comprenant les composants semiconducteurs librement programmables ; g) à effectuer l'émulation de la conception de puce, une transmission de signal entre les composants semiconducteurs librement programmables étant effectuée, dans laquelle des signaux provenant d'un premier composant semiconducteur de transmission de signal sont sérialisés par un signal d'horloge temporisé côté émetteur du côté du premier composant semiconducteur d'émission de signal, et désérialisés par un signal d'horloge temporisé côté récepteur du côté d'un second composant semiconducteur de réception de signal, l'étape ultérieure étant en plus effectuée dans une séquence de procédés jusqu'à inclure la réalisation de l'émulation de la conception de puce dans l'étape g ; h) à déterminer des retards signal-exécution entre les composants semiconducteurs particuliers et optimiser la fréquence de temporisation du signal d'horloge ; et les retards d'exécution déterminés sont considérés dans l'émulation de l'étape g).
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)