WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2009087769) PROCÉDÉ, DISPOSITIF ET PROGRAMME DE GÉNÉRATION DE MOTIF DE TEST
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/087769    N° de la demande internationale :    PCT/JP2008/050181
Date de publication : 16.07.2009 Date de dépôt international : 10.01.2008
CIB :
G01R 31/28 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa, 2118588 (JP) (Tous Sauf US).
MARUYAMA, Daisuke [JP/JP]; (JP) (US Seulement)
Inventeurs : MARUYAMA, Daisuke; (JP)
Mandataire : TAKEUCHI, Susumu; 8 Floor, Atago Mark Building 25-47, Nishi-Shinbashi 3-chome, Minato-ku, Tokyo, 1050003 (JP)
Données relatives à la priorité :
Titre (EN) TEST PATTERN GENERATING METHOD, DEVICE, AND PROGRAM
(FR) PROCÉDÉ, DISPOSITIF ET PROGRAMME DE GÉNÉRATION DE MOTIF DE TEST
(JA) テストパターン生成方法、装置及びプログラム
Abrégé : front page image
(EN)A test pattern generating device generates a test pattern to a semiconductor circuit provided with first and second common circuits each having a scan chain for giving the test pattern to confirm the operation of the circuit from the outside of the circuit and a non-common circuit other than the first and second common circuits. The test pattern generating device creates a set of scan chains and a set of virtual failures for each of the first and second common circuits, determines any of the first and second common circuits as a first test target common circuit, performs the detection of an ATPG and a circuit failure for the determined first test target common circuit, followed by the diversion of the test pattern generated by the success of the ATPG for the first test target common circuit to the common circuit determined as a second test target to detect an ATPG and a circuit failure in a non-common circuit portion.
(FR)L'invention porte sur un dispositif de génération de motif de test, qui génère un motif de test sur un circuit à semi-conducteurs comportant des premier et deuxième circuits communs ayant chacun une chaîne de balayage pour donner le motif de test afin de confirmer le fonctionnement du circuit depuis l'extérieur du circuit, et un circuit non commun autre que les premier et deuxième circuits communs. Le dispositif de génération de motif de test crée un ensemble de chaînes de balayage et un ensemble de défauts virtuels pour chacun des premier et deuxième circuits communs, il détermine l'un quelconque parmi les premier et deuxième circuits communs comme premier circuit commun cible de test, il effectue la détection d'une génération de motif de test automatique (ATPG) et d'un défaut de circuit pour le premier circuit commun cible de test déterminé, ceci étant suivi par le passage du motif de test généré par le succès de la génération de motif de test automatique pour le premier circuit commun cible de test, au circuit commun déterminé comme étant une deuxième cible de test pour détecter une génération de motif de test automatique et un défaut de circuit dans une partie de circuit non commune.
(JA) テストパターン生成装置は、回路の外部からテストパターンを与えて回路の動作を確認するスキャンチェーンをそれぞれ有する第1及び第2の共通回路と、第1及び第2の共通回路以外の非共通回路とを備えた半導体回路に対するテストパターンを生成する。第1及び第2の共通回路毎にスキャンチェーンの集合と仮定故障の集合を作成し、第1及び第2の共通回路のいずれかを、第1のテスト対象の共通回路として決定し、決定された第1のテスト対象の共通回路に対するATPG及び回路故障の検出を行った後に、第1のテスト対象の共通回路についてのATPGの成功で生成されたテストパターンを第2のテスト対象して決定された共通回路に流用して非共通回路部分のATPG及び回路故障の検出を行う。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)