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1. (WO2009087450) SYSTÈME ET PROCÉDÉ POUR RÉDUIRE LES ÉMISSIONS ÉLECTROMAGNÉTIQUES DANS LES CIRCUITS NUMÉRIQUES DÉSYNCHRONISÉS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/087450    N° de la demande internationale :    PCT/IB2008/003575
Date de publication : 16.07.2009 Date de dépôt international : 19.12.2008
CIB :
H03K 19/003 (2006.01), G06F 9/38 (2006.01), H04B 15/02 (2006.01), G06F 1/08 (2006.01)
Déposants : INSTITUTE OF COMPUTER SCIENCE [GR/GR]; Fondation for Research and Technology-Hellas ("ICS") ICS-Forth, vasilika Vouton P.O. Box 1385 Heraklion, Crete 711 10 (GR) (Tous Sauf US).
SOTIRIOU, Christos, P. [GR/GR]; (GR) (US Seulement)
Inventeurs : SOTIRIOU, Christos, P.; (GR)
Données relatives à la priorité :
12/003,468 26.12.2007 US
Titre (EN) SYSTEM AND METHOD FOR REDUCING EME EMISSIONS IN DIGITAL DESYNCHRONIZED CIRCUITS
(FR) SYSTÈME ET PROCÉDÉ POUR RÉDUIRE LES ÉMISSIONS ÉLECTROMAGNÉTIQUES DANS LES CIRCUITS NUMÉRIQUES DÉSYNCHRONISÉS
Abrégé : front page image
(EN)A system includes first and second synchronous circuits and an asynchronous circuit configured to receive input from the first synchronous circuit and to send output to the second synchronous circuit. First and second variable clock generators are configured to drive the first and second synchronous circuit. A delay circuit is configured in a pathway from the first variable clock generator to the second variable clock generator, the delay circuit being configured to add a delay to the pathway based upon a processing time or an expected processing time of the asynchronous circuit. The delay circuit is further configured to induce additional uneven delay into the pathway. The additional uneven delay disperses local current absorption, thereby decreasing overall electro magnetic emissions of the system.
(FR)L'invention concerne un système qui inclut des premier et second circuits synchrones, ainsi qu'un circuit asynchrone configuré pour recevoir une entrée du premier circuit synchrone et pour envoyer une sortie au second circuit synchrone. Des premier et second générateurs d'horloge sont configurés pour piloter les premier et second circuits synchrones. Un circuit de retard est configuré dans un chemin entre le premier générateur d'horloge variable et le second générateur d'horloge variable, le circuit de retard étant configuré pour ajouter un retard dans le chemin en fonction d'un temps de traitement, réel ou attendu, du circuit asynchrone. Le circuit de retard est en outre configuré pour induire un retard irrégulier supplémentaire dans le chemin. Le retard irrégulier supplémentaire disperse l'absorption locale de courant et fait ainsi diminuer les émissions électromagnétiques d'ensemble du système.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)