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1. (WO2009084376) DISPOSITIF À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE PRODUCTION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/084376    N° de la demande internationale :    PCT/JP2008/072244
Date de publication : 09.07.2009 Date de dépôt international : 08.12.2008
CIB :
H01L 21/8238 (2006.01), H01L 21/28 (2006.01), H01L 21/8234 (2006.01), H01L 27/088 (2006.01), H01L 27/092 (2006.01), H01L 29/423 (2006.01), H01L 29/49 (2006.01)
Déposants : NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (Tous Sauf US).
MANABE, Kenzo [JP/JP]; (JP) (US Seulement)
Inventeurs : MANABE, Kenzo; (JP)
Mandataire : TAKAHASHI, Isamu; 7th Floor, Minaminihon Bldg. 10-7, Higashi Kanda 1-Chome Chiyoda-ku, Tokyo 1010031 (JP)
Données relatives à la priorité :
2007-339556 28.12.2007 JP
Titre (EN) SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE PRODUCTION
(JA) 半導体装置及びその製造方法
Abrégé : front page image
(EN)Disclosed is a semiconductor device that can reduce a problem of the control of a threshold value of a CMOS transistor using a metal gate electrode and can significantly improve the properties of an element. A metal silicide layer is adopted in a part, in contact with a gate insulating film (4), in each of a p-type full silicide electrode (112), an n-type full silicide electrode (212) and a non-doped full silicide electrode (312). A first region (100) contains an impurity element, which is converted to a p type in silicon, at the interface of the p-type full silicide electrode (112) and the gate insulating film (4). A second region (200) contains an impurity element, which is converted to an n type in silicon, at the interface of the n-type full silicide electrode (212) and the gate insulating film (4). A third region (300) does not substantially contain any impurity element at the interface of the non-doped full silicide electrode (312) and the gate insulating film (4). A transistor having a plurality of threshold values is realized by preparing effective work functions of the impurity-added full silicide metal gate electrode separately from each other.
(FR)La présente invention concerne un dispositif à semi-conducteurs permettant, d'une part de rendre moins problématique la gestion d'une valeur de seuil d'un transistor en technologie CMOS utilisant une électrode de grille métallique, et d'autre part d'améliorer les propriétés d'un élément. En l'occurrence, on a recours en partie à une couche de siliciure en contact avec un film d'isolation de grille (4), que ce soit une électrode de siliciure pleine dopée P (112), une électrode de siliciure pleine dopée N (212), ou une électrode de siliciure pleine non dopée (312). Une première région (100) contient un élément d'impureté qui devient dopage P dans le silicium, à l'interface entre l'électrode de siliciure pleine dopée P (112) et le film d'isolation de grille (4). Une deuxième région (200) contient un élément d'impureté qui devient dopage N dans le silicium, à l'interface entre l'électrode de siliciure pleine dopée N (212) et le film d'isolation de grille (4). Une troisième région (300) ne contient sensiblement pas d'élément d'interface à l'interface entre l'électrode de siliciure pleine non dopée (312) et le film d'isolation de grille (4). L'invention permet ainsi la réalisation d'un transistor présentant une pluralité de valeurs de seuil, et ce, en préparant séparément les unes des autres les fonctions de travail effectives de l'électrode de grille métallique en siliciure pleine additionnée d'impureté.
(JA)【課題】メタルゲート電極を用いたCMOSトランジスタのしきい値制御の問題を改善し、素子の特性を大幅に向上させることが可能な半導体装置を提供する。 【解決手段】p型フルシリサイド電極112、n型フルシリサイド電極212及びノンドープフルシリサイド電極312は、ゲート絶縁膜4に接する部分が金属シリサイド層になっている。第一領域100は、p型フルシリサイド電極112とゲート絶縁膜4との界面に、シリコン中でp型となる不純物元素を含む。第二領域200は、n型フルシリサイド電極212とゲート絶縁膜4との界面に、シリコン中でn型となる不純物元素を含む。第三領域300は、ノンドープフルシリサイド電極312とゲート絶縁膜4との界面にいずれの不純物元素も実質的に含まない。複数のしきい値をもったトランジスタを、不純物添加フルシリサイドメタルゲート電極の実効仕事関数を作り分けることにより実現する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)