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1. (WO2009084278) CIRCUIT D'ALIMENTATION EN COURANT ET DISPOSITIF D'AFFICHAGE L'INTÉGRANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/084278    N° de la demande internationale :    PCT/JP2008/065638
Date de publication : 09.07.2009 Date de dépôt international : 01.09.2008
CIB :
H02M 3/07 (2006.01)
Déposants : SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi Osaka 5458522 (JP) (Tous Sauf US).
NISHI, Shuji; (US Seulement).
TSUJINO, Sachio; (US Seulement).
MURAKAMI, Yuhichiroh; (US Seulement).
SASAKI, Yasushi; (US Seulement).
GYOUTEN, Seijirou; (US Seulement)
Inventeurs : NISHI, Shuji; .
TSUJINO, Sachio; .
MURAKAMI, Yuhichiroh; .
SASAKI, Yasushi; .
GYOUTEN, Seijirou;
Mandataire : SHIMADA, Akihiro; Shimada Patent Firm, Manseian Building 1-10-3, Yagi-cho, Kashihara-shi Nara 6340078 (JP)
Données relatives à la priorité :
2007-341156 28.12.2007 JP
Titre (EN) POWER SUPPLY CIRCUIT AND DISPLAY DEVICE INCLUDING SAME
(FR) CIRCUIT D'ALIMENTATION EN COURANT ET DISPOSITIF D'AFFICHAGE L'INTÉGRANT
(JA) 電源回路およびそれを備える表示装置
Abrégé : front page image
(EN)A power supply circuit including a charge pump boost section which does not cause threshold reduction even if only N-channel type transistors are used as switching elements. When a boosted voltage is obtained at one end (N4) of a first capacitor (C1) in a boost section (11a), a boost control section (11b) turns on a first transistor (Q1) by applying the boosted voltage to a third capacitor (C3) to further boost the voltage. When a boosted voltage is obtained at one end (N2) of a second capacitor (C2) in the boost section (11a), the boost control section turns on a second transistor (Q2) by applying the boosted voltage to a fourth capacitor (C4) to further boost the voltage. Thus, threshold reductions of the first and second transistors (Q1, Q2) as output-side switching elements are eliminated.
(FR)La présente invention concerne un circuit d'alimentation en courant comprenant une section de survoltage de pompe de charge qui ne provoque aucune réduction de seuil même si seuls des transistors de type à canal N sont utilisés comme éléments de commutation. Quand une tension survoltée est obtenue à une extrémité (N4) d'un premier condensateur (C1) dans une section de survoltage (11a), une section de commande de survoltage (11b) active un premier transistor (Q1) en appliquant la tension survoltée à un troisième condensateur (C3) de façon à survolter encore la tension. Quand une tension survoltée est obtenue à une extrémité (N2) d'un deuxième condensateur (C2) dans la section de survoltage (11a), la section de commande de survoltage active un deuxième transistor (Q2) en appliquant la tension survoltée à un quatrième condensateur (C4) de façon à survolter encore la tension. Cela supprime les réductions de seuil des premier et deuxième transistors (Q1, Q2) faisant office d'éléments de commutation côté sortie.
(JA) 本発明は、スイッチング素子としてNチャネル形トランジスタのみを使用する構成であっても閾値落ちが生じないチャージポンプ方式の昇圧部を含む電源回路を提供することを目的とする。昇圧制御部(11b)は、昇圧部(11a)における第1のコンデンサ(C1)の一端(N4)に昇圧後の電圧が得られるときに、当該昇圧後の電圧を第3のコンデンサ(C3)に与えて更に昇圧することにより第1のトランジスタ(Q1)をオン状態とし、昇圧部(11a)における第2のコンデンサ(C2)の一端(N2)に昇圧後の電圧が得られるときに、当該昇圧後の電圧を第4のコンデンサ(C4)に与えて更に昇圧することにより第2のトランジスタ(Q2)をオン状態とする。これにより、出力側スイッチング素子としての第1および第2のトランジスタ(Q1,Q2)における閾値落ちが解消される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)