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1. (WO2009084128) CIRCUIT DE CONVERSION DE SIGNAL SYNCHRONE, SYSTÈME DE TRAITEMENT DE SIGNAL COMPRENANT CELUI-CI, ET PROCÉDÉ DE CONVERSION DE SIGNAL SYNCHRONE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/084128    N° de la demande internationale :    PCT/JP2008/002301
Date de publication : 09.07.2009 Date de dépôt international : 25.08.2008
CIB :
H04N 5/04 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
NISHIO, Yuki; (US Seulement)
Inventeurs : NISHIO, Yuki;
Mandataire : MAEDA, Hiroshi; Osaka-Marubeni Bldg. 5-7, Hommachi 2-chome Chuo-ku, Osaka-shi Osaka 5410053 (JP)
Données relatives à la priorité :
2007-337638 27.12.2007 JP
Titre (EN) SYNCHRONOUS SIGNAL CONVERSION CIRCUIT, SIGNAL PROCESSING SYSTEM INCLUDING IT, AND SYNCHRONOUS SIGNAL CONVERSION METHOD
(FR) CIRCUIT DE CONVERSION DE SIGNAL SYNCHRONE, SYSTÈME DE TRAITEMENT DE SIGNAL COMPRENANT CELUI-CI, ET PROCÉDÉ DE CONVERSION DE SIGNAL SYNCHRONE
(JA) 同期信号変換回路およびそれを備える信号処理システム、並びに同期信号変換方法
Abrégé : front page image
(EN)A synchronous signal conversion circuit (1) converts a first synchronous signals (HS1, VS1) that are transmitted with a data signal (DATA) into a second synchronous signals (HS2, VS2) conforming to a predetermined standard. In the synchronous signal conversion circuit (1), a transition detection circuit (11) detects transition of the first synchronous signal (VS1). A synchronous signal generation circuit (12) generates the second synchronous signals (HS2, VS2) in response to the detection result by the transition detection circuit. An output timing adjustment circuit (13) delays the second synchronous signal generated by the synchronous signal generation circuit in order to synchronize the second synchronous signal with the data signal.
(FR)L'invention porte sur un circuit de conversion de signal synchrone (1) qui convertit des premiers signaux synchrones (HS1, VS1) qui sont transmis avec un signal de données (DATA) en des seconds signaux synchrones (HS2, VS2) conformes à une norme prédéterminée. Dans le circuit de conversion de signal synchrone (1), un circuit de détection de transition (11) détecte une transition du premier signal synchrone (VS1). Un circuit de génération de signal synchrone (12) génère les seconds signaux synchrones (HS2, VS2) en réponse au résultat de détection obtenu par le circuit de détection de transition. Un circuit de réglage de synchronisation de sortie (13) retarde le second signal synchrone généré par le circuit de génération de signal synchrone de façon à synchroniser le second signal synchrone avec le signal de données.
(JA) 同期信号変換回路(1)は、データ信号(DATA)とともに伝送される第1の同期信号(HS1, VS1)を所定の規格に準拠する第2の同期信号(HS2, VS2)に変換する。同期信号変換回路(1)において、遷移検出回路(11)は、第1の同期信号(VS1)の遷移を検出する。同期信号生成回路(12)は、遷移検出回路による検出結果に応答して第2の同期信号(HS2, VS2)を生成する。出力タイミング調整回路(13)は、第2の同期信号をデータ信号に同期させるために、同期信号生成回路によって生成された第2の同期信号を遅延させる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)