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1. (WO2009084124) CIRCUIT INTÉGRÉ À SEMICONDUCTEUR ET SON PROCÉDÉ DE CONCEPTION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/084124    N° de la demande internationale :    PCT/JP2008/001809
Date de publication : 09.07.2009 Date de dépôt international : 07.07.2008
CIB :
H04L 7/00 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
TSUCHIYA, Hironori; (US Seulement).
TAKETAZU, Hirokuni; (US Seulement).
MIZUNO, Masanobu; (US Seulement)
Inventeurs : TSUCHIYA, Hironori; .
TAKETAZU, Hirokuni; .
MIZUNO, Masanobu;
Mandataire : MAEDA, Hiroshi; Osaka-Marubeni Bldg. 5-7, Hommachi 2-chome Chuo-ku, Osaka-shi, Osaka 5410053 (JP)
Données relatives à la priorité :
2007-337061 27.12.2007 JP
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT AND DESIGNING METHOD THEREOF
(FR) CIRCUIT INTÉGRÉ À SEMICONDUCTEUR ET SON PROCÉDÉ DE CONCEPTION
(JA) 半導体集積回路及びその設計方法
Abrégé : front page image
(EN)Provided are an asynchronous anomaly detecting circuit (101) for receiving inputs of asynchronous transmission/reception related signals including transmission data, clock and control signals etc., determining whether or not they satisfy a given signal requirement and outputting an asynchronous anomaly information, and an asynchronous anomaly relief circuit (102) for receiving inputs of the asynchronous transmission/reception related signals including the transmission data, clock and control signals etc. as well as the asynchronous anomaly information and outputting the asynchronous transmission/ reception related signals that have been relief-processed. These circuits allow relieving asynchronous anomalies in the semiconductor integrated circuit on a chip without requiring rework of a mask.
(FR)L'invention porte sur un circuit de détection d'anomalie asynchrone (101) pour recevoir des entrées de signaux relatifs à une émission/réception asynchrone comprenant des signaux de données de transmission, d'horloge et de commande etc., déterminer si les signaux satisfont ou non une exigence de signaux donnée et délivrer une information d'anomalie asynchrone, et sur un circuit de correction d'anomalie asynchrone (102) pour recevoir des entrées des signaux relatifs à une émission/réception asynchrone comprenant les signaux de données de transmission, d'horloge et de commande etc. ainsi que l'information d'anomalie asynchrone et délivrer les signaux relatifs à une émission/réception asynchrone qui ont été traités pour une correction d'anomalie. Ces circuits permettent de réduire des anomalies asynchrones dans le circuit intégré à semiconducteur sur une puce sans nécessiter une remise en fabrication d'un masque.
(JA) 送信データやクロック、制御信号など非同期受け渡し関連信号群を入力として所望の信号条件を満足しているか判定して非同期異常情報を出力する非同期異常検出回路(101)と、送信データやクロック、制御信号など非同期受け渡し関連信号群と上記非同期異常情報とを入力とし、救済処置後の非同期受け渡し関連信号群を出力する非同期異常救済回路(102)とを設ける。これらの回路によって、マスクの作り直しを行うことなく、チップ化された半導体集積回路における非同期異常を救済することが可能となる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)