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1. (WO2009081867) DISPOSITIF À SEMI-CONDUCTEURS ET PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/081867    N° de la demande internationale :    PCT/JP2008/073207
Date de publication : 02.07.2009 Date de dépôt international : 19.12.2008
CIB :
H01L 21/8249 (2006.01), H01L 21/331 (2006.01), H01L 21/8222 (2006.01), H01L 21/8248 (2006.01), H01L 27/06 (2006.01), H01L 29/73 (2006.01)
Déposants : ASAHI KASEI EMD CORPORATION [JP/JP]; 1-105, Kanda Jinbocho, Chiyoda-ku, Tokyo 1018101 (JP) (Tous Sauf US).
KORICIC, Marko [HR/HR]; (HR) (US Seulement).
SULIGOJ, Tomislav [HR/HR]; (HR) (US Seulement).
MOCHIZUKI, Hidenori [JP/JP]; (JP) (US Seulement).
MORITA, Soichi [JP/JP]; (JP) (US Seulement)
Inventeurs : KORICIC, Marko; (HR).
SULIGOJ, Tomislav; (HR).
MOCHIZUKI, Hidenori; (JP).
MORITA, Soichi; (JP)
Mandataire : MORI, Tetsuya; Tokkyo Gyomu Hojin Nichiei Kokusai Tokkyo Jimusho Yusen Iwamotocho Bldg. 8th Floor 3-3, Iwamoto-cho 2-chome Chiyoda-ku, Tokyo 1010032 (JP)
Données relatives à la priorité :
2007-328783 20.12.2007 JP
2008-092288 31.03.2008 JP
2008-195016 29.07.2008 JP
Titre (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICEDISPOSITIF À SEMI-CONDUCTEURRS ET PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEURS
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置及び半導体装置の製造方法
Abrégé : front page image
(EN)Provided are the constitution of a lateral transistor suited for hybridization (BiCMOS) of a high-performance lateral transistor (HCBT) and a CMOS transistor and its manufacturing method. A semiconductor device comprises a hybrid of an HCBT (100) and a CMOS transistor (200). The HCBT (100) has an open region (21) opened by etching an element isolating oxide film (6) surrounding an n-hill layer (11), an emitter electrode (31A) and a collector electrode (31B) each of which is formed in the open region (21) and is composed of a polysilicon film having a thickness leading to exposing the n-hill layer (11) exposed by the etching of the element isolating oxide film, and an ultrathin oxide film (24) covering at least a part of the n-hill layer (11). The ultrathin film (24) functions as a protective film for protecting the n-hill layer (11) from being etched when the polysilicon film is etched to form the emitter electrode (31A) and the collector electrode (31B).
(FR)L'invention concerne la constitution d'un transistor latéral adapté pour l'hybridation (BiCMOS) d'un transistor latéral haute performance (HCBT) et d'un transistor CMOS et son procédé de fabrication. Un dispositif à semi-conducteurs comprend un hybride formé d'un transistor HCBT (100) et d'un transistor CMOS (200). Le HCBT (100) comprend une zone d'ouverture (21) ouverte par gravure d'un film d'oxyde isolant (6) entourant une couche intermédiaire n (11), une électrode (31A) d'émetteur et une électrode (31B) de collecteur, chacune formée dans la zone d'ouverture (21) et composée d'un film de polysilicium présentant une épaisseur permettant d'exposer la couche intermédiaire n (11) exposée par la gravure du film d'oxyde isolant, et d'un film d'oxyde ultramince (24) recouvrant au moins une partie de la couche intermédiaire n (11). Le film ultramince (24) agit comme un film protecteur destiné à empêcher la gravure de la couche intermédiaire n (11) lorsque le film de polysilicium est gravé pour former l'électrode (31A) d'émetteur et l'électrode (31B) de collecteur.
(JA)高性能なラテラルトランジスタ(HCBT)と、CMOSトランジスタとの混載(BiCMOS)に適したラテラルトランジスタの構成と、その製造方法を提供する。HCBT100と、CMOSトランジスタ200とが混載された半導体装置であって、HCBT100は、n-hill層11を囲む素子分離酸化膜6をエッチングすることによって開口されたオープン領域21と、オープン領域21内に形成され、素子分離酸化膜のエッチングによって露出されたn-hill層11を露出させる厚みを有するポリシリコン膜であるエミッタ電極31A、コレクタ電極31Bと、n-hill層11の少なくとも一部を覆う極薄酸化膜24とを有している。極薄酸化膜24は、ポリシリコン膜がエッチングされてエミッタ電極31A、コレクタ電極31Bになる際にn-hill層11がエッチングされることを防ぐ保護膜として機能する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)