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1. (WO2009081619) TAMPON ET DISPOSITIF D'AFFICHAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/081619    N° de la demande internationale :    PCT/JP2008/064754
Date de publication : 02.07.2009 Date de dépôt international : 19.08.2008
CIB :
H03K 19/0175 (2006.01), G09G 3/20 (2006.01), G09G 3/36 (2006.01), H03F 1/02 (2006.01), H03F 1/56 (2006.01), H03K 17/687 (2006.01), H03K 19/0185 (2006.01), H03K 19/094 (2006.01)
Déposants : SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (Tous Sauf US).
YAMAMOTO, Etsuo; (US Seulement).
MURAKAMI, Yuhichiroh; (US Seulement).
SASAKI, Yasushi; (US Seulement).
GYOUTEN, Seijirou; (US Seulement).
SHIMIZU, Shinsaku; (US Seulement)
Inventeurs : YAMAMOTO, Etsuo; .
MURAKAMI, Yuhichiroh; .
SASAKI, Yasushi; .
GYOUTEN, Seijirou; .
SHIMIZU, Shinsaku;
Mandataire : HARAKENZO WORLD PATENT & TRADEMARK; Daiwa Minamimorimachi Building 2-6, Tenjinbashi 2-chome Kita Kita-ku, Osaka-shi, Osaka 5300041 (JP)
Données relatives à la priorité :
2007-328945 20.12.2007 JP
Titre (EN) BUFFER AND DISPLAY DEVICE
(FR) TAMPON ET DISPOSITIF D'AFFICHAGE
(JA) バッファおよび表示装置
Abrégé : front page image
(EN)A buffer unit (32) which includes a first series circuit composed of two n-channel transistors (4, 6) that are serially connected with each other, a second series circuit composed of two n-channel transistors (5, 7) that are serially connected with each other, and a capacitor (101) and an inversion signal generation unit (31) which is composed of transistors (1 to 3) that are of only n-channel polarity and generates an inversion signal of an input signal are included. The input signal is inputted to a gate of transistor (6) and a gate of transistor (7), the inversion signal generated by the inversion signal generation unit (31) is inputted to a gate of transistor (4), and an output signal is outputted from a connection point (OUT) at which two transistors of the second series circuit are connected with each other. Accordingly, a buffer with a single phase input which is composed of transistors of a single channel polarity and whose load driving capability can be increased without increasing a consuming current is realized.
(FR)L'invention concerne une unité de tampon (32) comprenant un premier circuit série composé de deux transistors à canal n (4, 6) reliés en série l'un à l'autre, un second circuit série composé de deux transistors à canal n (5, 7) reliés en série l'un à l'autre, et un condensateur (101) et une unité de génération de signal d'inversion (31) qui est composée des transistors (1 à 3) uniquement de polarité de canal n et génère un signal d'inversion d'un signal d'entrée. Le signal d'entrée est entré dans une grille du transistor (6) et une grille du transistor (7), le signal d'inversion généré par l'unité de génération de signal d'inversion (31) est entré dans une grille du transistor (4), et un signal de sortie est émis depuis un point de connexion (OUT) auquel deux transistors du second circuit série sont reliés l'un à l'autre. Par conséquent, on réalise un tampon à entrée monophasée comprenant des transistors d'une polarité à un seul canal et dont la capacité d'excitation de charge peut être accrue sans augmenter un courant de consommation.
(JA) 互いに直列に接続されたnチャネル型の2つのトランジスタ(4、6)からなる第1直列回路と、互いに直列に接続されたnチャネル型の2つのトランジスタ(5、7)からなる第2直列回路と、容量(101)とを有するバッファ部(32)と、nチャネル型のチャネル極性のみのトランジスタ(1~3)を用いて構成され、入力信号の反転信号を生成する反転信号生成部(31)とを備え、入力信号は、トランジスタ(6)のゲートとトランジスタ(7)のゲートとに入力され、反転信号生成部(31)によって生成された反転信号がトランジスタ(4)のゲートに入力され、第2直列回路の2つのトランジスタどうしの接続点(OUT)から出力信号を出力するこれにより、単極性のチャネルのトランジスタからなり、消費電流を抑制しながら負荷の駆動能力を大きくすることのできる片相入力のバッファを実現する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)