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1. (WO2009081595) DISPOSITIF DE STOCKAGE NON VOLATIL À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/081595    N° de la demande internationale :    PCT/JP2008/004021
Date de publication : 02.07.2009 Date de dépôt international : 26.12.2008
CIB :
H01L 27/10 (2006.01), H01L 45/00 (2006.01), H01L 49/00 (2006.01), H01L 49/02 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
MIKAWA, Takumi; (US Seulement).
KAWASHIMA, Yoshio; (US Seulement).
MIYANAGA, Ryoko; (US Seulement)
Inventeurs : MIKAWA, Takumi; .
KAWASHIMA, Yoshio; .
MIYANAGA, Ryoko;
Mandataire : PATENT CORPORATE BODY ARCO PATENT OFFICE; 3rd Fl., Bo-eki Bldg. 123-1 Higashimachi, Chuo-ku Kobe-shi, Hyogo 6500031 (JP)
Données relatives à la priorité :
2007-333768 26.12.2007 JP
Titre (EN) NONVOLATILE SEMICONDUCTOR STORAGE DEVICE, AND METHOD FOR MANUFACTURING THE SAME
(FR) DISPOSITIF DE STOCKAGE NON VOLATIL À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE FABRICATION
(JA) 不揮発性半導体記憶装置およびその製造方法
Abrégé : front page image
(EN)A first wiring layer (19) containing a first memory wiring line (12) is connected with a second wiring layer (20) containing a second memory wiring line (17), by a first contact (21) formed through a first interlayer insulating layer (13). Moreover, the first wiring layer (19) is so extracted as is connected with an upper-layer wiring line (22) by a second contact (26) connected with the second wiring layer (20) and formed through a second interlayer insulating layer (18). Here, the first contact (21) is formed through a semiconductor layer (17b) or an insulating layer (17c) of the second wiring layer (20).
(FR)Une première couche de câblage (19) contenant une première ligne de câblage de mémoire (12) est connectée à une seconde couche de câblage (20) contenant une seconde ligne de câblage de mémoire (17) au moyen d'un premier contact (21) formé à travers une première couche isolante d'intercouche (13). De plus, la première couche de câblage (19) est extraite de telle sorte qu'elle est connectée à une ligne de câblage de couche supérieure (22) par un second contact (26) connecté à la seconde couche de câblage (20) et formé à travers une seconde couche isolante d'intercouche (18). Ici, le premier contact (21) est formé à travers une couche semi-conductrice (17b) ou une couche isolante (17c) de la seconde couche de câblage (20).
(JA)第1のメモリ配線(12)を含む第1の配線層(19)、第1の層間絶縁層(13)を貫通して形成された第1のコンタクト(21)により第2のメモリ配線(17)を含む第2の配線層(20)と接続されている。さらに、この第2の配線層(20)と接続されて第2の層間絶縁層(18)を貫通して形成された第2のコンタクト(26)により上層配線(22)と接続されて引き出されている。ここで、第1のコンタクト(21)は、第2の配線層(20)の半導体層(17b)または絶縁体層(17c)を貫通して形成されている。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)