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1. (WO2009037896) PROCÉDÉ DE FABRICATION DE DISPOSITIF SEMI-CONDUCTEUR ET DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/037896    N° de la demande internationale :    PCT/JP2008/059559
Date de publication : 26.03.2009 Date de dépôt international : 23.05.2008
CIB :
H01L 29/786 (2006.01), H01L 21/336 (2006.01)
Déposants : Sharp Kabushiki Kaisha [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (Tous Sauf US).
KIMURA, Tomohiro [JP/--]; (US Seulement).
MORI, Shigeyasu [JP/--]; (US Seulement)
Inventeurs : KIMURA, Tomohiro; .
MORI, Shigeyasu;
Mandataire : YASUTOMI, Yasuo; MT-2 BLDG., 5-36, Miyahara 3-chome, Yodogawa-ku, Osaka-shi, Osaka 5320003 (JP)
Données relatives à la priorité :
2007-241052 18.09.2007 JP
Titre (EN) SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF SEMI-CONDUCTEUR ET DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法及び半導体装置
Abrégé : front page image
(EN)Provided are a method for manufacturing a semiconductor device wherein generation of a leak current is suppressed, and such semiconductor device. The method is provided for manufacturing the semiconductor device having a structure wherein a semiconductor layer, an insulating film and a gate electrode are laminated in this order on one main surface of a substrate. The method includes an adding step of adding an impurity to at least a region of the semiconductor layer facing the gate electrode so that the impurity concentration in a region of the semiconductor layer facing the gate electrode at the end portion is higher than that in other region of the semiconductor layer facing the gate electrode.
(FR)L'invention porte sur un procédé de fabrication d'un dispositif semi-conducteur dans lequel la génération d'un courant de fuite est supprimée, et sur un tel dispositif semi-conducteur. Le procédé est proposé pour la fabrication du dispositif semi-conducteur ayant une structure dans laquelle une couche semi-conductrice, un film isolant et une électrode de grille sont stratifiés dans cet ordre sur une surface principale d'un substrat. Le procédé comprend une étape d'ajout consistant à ajouter une impureté à au moins une région de la couche semi-conductrice faisant face à l'électrode de grille de sorte que la concentration d'impureté dans une région de la couche semi-conductrice faisant face à l'électrode de grille au niveau de la partie d'extrémité est plus élevée que dans une autre région de la couche semi-conductrice faisant face à l'électrode de grille.
(JA)本発明は、リーク電流の発生を抑制することができる半導体装置の製造方法及び半導体装置を提供する。本発明は、基板の一方の主面側に、半導体層、絶縁膜及びゲート電極がこの順に積層された構造を有する半導体装置の製造方法であって、上記製造方法は、半導体層の端部以外のゲート電極と対向する領域の不純物濃度よりも半導体層の端部のゲート電極と対向する領域の不純物濃度が大きくなるように、半導体層の少なくともゲート電極と対向する領域に不純物を添加する添加工程を含む半導体装置の製造方法である。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)