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1. (WO2009037831) CIRCUIT DE BASCULE BISTABLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/037831    N° de la demande internationale :    PCT/JP2008/002560
Date de publication : 26.03.2009 Date de dépôt international : 17.09.2008
CIB :
H03K 3/356 (2006.01), H03K 3/037 (2006.01)
Déposants : SANYO ELECTRIC CO., LTD. [JP/JP]; 5-5, Keihan-Hondori 2-chome, Moriguchi-shi, Osaka 5708677 (JP) (Tous Sauf US).
ASANO, Takashi [JP/JP]; (JP) (US Seulement).
YAMADA, Kouichi [JP/JP]; (JP) (US Seulement)
Inventeurs : ASANO, Takashi; (JP).
YAMADA, Kouichi; (JP)
Mandataire : MORISHITA, Sakaki; 2-11-12, Ebisu-Nishi Shibuya-ku, Tokyo 1500021 (JP)
Données relatives à la priorité :
2007-242807 19.09.2007 JP
2007-242808 19.09.2007 JP
Titre (EN) FLIP-FLOP CIRCUIT
(FR) CIRCUIT DE BASCULE BISTABLE
(JA) フリップフロップ回路
Abrégé : front page image
(EN)In a double edge trigger type of flip-flop circuit (200), a first latch circuit (10) latches an input data at one of the rising and falling edges of a clock signal. A second latch circuit (20), which is connected in parallel with the first latch circuit (10), latches an input data at the other of the rising and falling edges of the clock signal. At least one of the first and second latch circuits (10,20) is configured as SRAM (Static Random Access Memory) type.
(FR)L'invention concerne un circuit de bascule bistable de type à déclenchement par double front (200), dans lequel un premier circuit verrou (10) verrouille des données d'entrée au niveau de l'un des fronts montant et descendant d'un signal d'horloge. Un second circuit verrou (20), qui est connecté en parallèle au premier circuit verrou (10), verrouille des données d'entrée au niveau de l'autre des fronts montant et descendant du signal d'horloge. Au moins l'un des premier et second circuits verrou (10, 20) est configuré comme un type SRAM (Mémoire vive statique).
(JA) ダブルエッジトリガ型フリップフロップ回路200において、第1ラッチ回路10は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方で入力データをラッチする。第2ラッチ回路20は、第1ラッチ回路10と並列に設けられ、クロック信号の立ち上がりエッジおよび立ち下がりエッジの他方で入力データをラッチする。第1ラッチ回路10および第2ラッチ回路20の少なくとも一方がSRAM(Static Random Access Memory)型で構成される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)