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1. (WO2009034749) REGISTRE À DÉCALAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/034749    N° de la demande internationale :    PCT/JP2008/058926
Date de publication : 19.03.2009 Date de dépôt international : 15.05.2008
CIB :
G11C 19/28 (2006.01), G09G 3/20 (2006.01), G09G 3/36 (2006.01), G11C 19/00 (2006.01)
Déposants : SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi Osaka 5458522 (JP) (Tous Sauf US).
FURUTA, Shige; (US Seulement).
MURAKAMI, Yuhichiroh; (US Seulement).
SASAKI, Yasushi; (US Seulement).
SHIMIZU, Shinsaku; (US Seulement)
Inventeurs : FURUTA, Shige; .
MURAKAMI, Yuhichiroh; .
SASAKI, Yasushi; .
SHIMIZU, Shinsaku;
Mandataire : SHIMADA, Akihiro; Shimada Patent Firm Manseian Building 1-10-3, Yagi-cho Kashihara-shi Nara 6340078 (JP)
Données relatives à la priorité :
2007-236252 12.09.2007 JP
Titre (EN) SHIFT REGISTER
(FR) REGISTRE À DÉCALAGE
(JA) シフトレジスタ
Abrégé : front page image
(EN)A bootstrap circuit composed of transistors (T1, T2) and a capacitor (C1), transistors (T3, T4) and a reset signal generation circuit (12) are provided in a unit circuit (11) of a shift register (10). The reset signal generation circuit (12) generates a reset signal whose level is usually high and changes to low when an input signal (IN) level becomes high by using two phase clock signals (CK, CKB) whose high level period are not overlapped with each other. When the reset signal level is high, a discharge of a node point (N1) and a pull-down of an output signal (OUT) are carried out by the transistors (T3, T4). Thereby, the shift register in which the output signal (OUT) is usually fixed to a low level without flowing a penetration current and whose power consumption is low can be obtained.
(FR)Un circuit autoélévaeur composé de transistors (T1, T2) et d'un condensateur, des transistors (T3, T4) et un circuit de génération de signal de remise à zéro (12) sont prévus dans un circuit unitaire (11) d'un registre à décalage (10). Ce circuit de génération de signal de remise à zéro (12) génère un signal de remise à zéro, dont le niveau est généralement élevé et diminue lorsqu'un niveau du signal d'entrée (IN) devient élevé au moyen de signaux d'horloge biphasés (CK, CKB) dont les périodes de niveau élevé ne se chevauchent pas entre elles. Lorsque le niveau du signal de remise à zéro est élevé, une décharge d'un point noeud (N1) et une excursion basse d'un signal de sortie (OUT) sont réalisées par les transistors (T3, T4). Ainsi, il est possible d'obtenir le registre à décalage dans lequel le signal de sortie (OUT) est généralement établi à un niveau bas sans circulation d'un courant de pénétration et dont la consommation de courant est faible.
(JA) シフトレジスタ10の単位回路11に、トランジスタT1、T2、容量C1で構成したブートストラップ回路と、トランジスタT3、T4と、リセット信号生成回路12を設ける。リセット信号生成回路12は、ハイレベル期間が重複しない2相のクロック信号CK、CKBを用いて、通常時はハイレベルで、入力信号INがハイレベルになるとローレベルに変化するリセット信号を生成する。リセット信号がハイレベルである間に、トランジスタT3、T4によって、節点N1のディスチャージと出力信号OUTのプルダウンが行われる。これにより、貫通電流を流さずに通常時は出力信号OUTをローレベルに固定する低消費電力のシフトレジスタが得られる。                                                                                 
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)