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1. (WO2009034362) SUBSTRAT POUR CIRCUIT INTÉGRÉ HAUTE FRÉQUENCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/034362    N° de la demande internationale :    PCT/GB2008/003131
Date de publication : 19.03.2009 Date de dépôt international : 15.09.2008
CIB :
H01L 21/22 (2006.01), H01L 21/762 (2006.01), H01L 29/167 (2006.01)
Déposants : ISIS INNOVATION LIMITED [GB/GB]; Ewert House, Ewert Place, Summertown, Oxford OX2 7SG (GB) (Tous Sauf US).
WILSHAW, Peter, Richard [GB/GB]; (GB) (US Seulement).
MALLIK, Kanad [IN/GB]; (GB) (US Seulement).
FALSTER, Robert, James [US/GB]; (GB) (US Seulement)
Inventeurs : WILSHAW, Peter, Richard; (GB).
MALLIK, Kanad; (GB).
FALSTER, Robert, James; (GB)
Mandataire : MERRYWEATHER, Colin; J.A. KEMP & CO, 14 South Square, Gray's Inn, London WC1R 5JJ (GB)
Données relatives à la priorité :
GB0717997.1 14.09.2007 GB
Titre (EN) SUBSTRATE FOR HIGH FREQUENCY INTEGRATED CIRCUIT
(FR) SUBSTRAT POUR CIRCUIT INTÉGRÉ HAUTE FRÉQUENCE
Abrégé : front page image
(EN)A substrate for a high frequency integrated circuit is described, comprising: a silicon wafer comprising impurities of a type that form one or more deep energy levels within the band gap of the silicon forming the silicon wafer, wherein at least one of said deep energy levels is positioned at least 0.3 eV away from the conduction band if the level is a donor level or at least 0.3 eV away from the valence band if the level is an acceptor level; and an electrically insulating silicon oxide layer, formed on a surface of the silicon wafer and providing an outer surface on which a device layer may be formed, said silicon oxide layer having the property of preventing diffusion of said impurities through it. Alternative arrangements may use a different diffusion barrier layer between the silicon wafer and device layer with an additional diffusion barrier layer encapsulating the silicon wafer layer and/or device layer. Associated methods of manufacture are described.
(FR)La présente invention concerne un substrat pour un circuit intégré haute fréquence, qui comprend : une tranche de silicium comprenant des impuretés d'un type qui forme un ou plusieurs niveaux énergétiques profonds dans la largeur de bande interdite du silicium formant la tranche de silicium, au moins un desdits niveaux étant positionné à au moins 0,3 eV de distance de la bande de conduction si le niveau est un niveau donneur ou à au moins 0,3 eV de la bande de valence si le niveau est un niveau accepteur ; et une couche d'oxyde de silicium électriquement isolante formée sur une surface de la tranche de silicium et fournissant une surface externe sur laquelle une couche de dispositif peut être formée, ladite couche d'oxyde de silicium ayant la propriété d'éviter la diffusion desdites impuretés à travers celle-ci. Des variantes d'agencements peuvent utiliser une couche barrière de diffusion différente entre la tranche de silicium et la couche de dispositif, une couche barrière de diffusion supplémentaire encapsulant la couche de tranche de silicium et/ou la couche de dispositif. L'invention concerne également des procédés associés.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)