WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2009033631) PUCE LOGIQUE, PROCÉDÉ ET PROGRAMME D'ORDINATEUR POUR FOURNIR DES INFORMATIONS DE CONFIGURATION POUR UNE PUCE LOGIQUE CONFIGURABLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/033631    N° de la demande internationale :    PCT/EP2008/007343
Date de publication : 19.03.2009 Date de dépôt international : 08.09.2008
CIB :
G06F 15/173 (2006.01)
Déposants : FRIEDRICH-ALEXANDER-UNIVERSITÄT ERLANGEN-NÜRNBERG [DE/DE]; Schlossplatz 4, 91054 Erlangen (DE) (Tous Sauf US).
KOCH, Dirk [DE/DE]; (DE) (US Seulement).
STEICHERT, Thilo [DE/DE]; (DE) (US Seulement).
HAUBELT, Christian [DE/DE]; (DE) (US Seulement).
TEICH, Jürgen [DE/DE]; (DE) (US Seulement)
Inventeurs : KOCH, Dirk; (DE).
STEICHERT, Thilo; (DE).
HAUBELT, Christian; (DE).
TEICH, Jürgen; (DE)
Mandataire : BURGER, Markus; SCHOPPE, ZIMMERMANN, STÖCKELER & ZINKLER, Postfach 246, 82043 Pullach bei München (DE)
Données relatives à la priorité :
07017975.9 13.09.2007 EP
Titre (EN) LOGIC CHIP, METHOD AND COMPUTER PROGRAM FOR PROVIDING A CONFIGURATION INFORMATION FOR A CONFIGURABLE LOGIC CHIP
(FR) PUCE LOGIQUE, PROCÉDÉ ET PROGRAMME D'ORDINATEUR POUR FOURNIR DES INFORMATIONS DE CONFIGURATION POUR UNE PUCE LOGIQUE CONFIGURABLE
Abrégé : front page image
(EN)A logic chip comprises a plurality of individually-addressable resource blocks, each comprising logic circuitry. The logic chip also comprises a bus comprising a plurality of bus information lines. A first of the resource blocks comprises a coupling between a first strict sub-set of the bus information lines and the logic circuitry of the first resource block. A second of the resource blocks, which is adjacent to the first resource block, comprises a coupling between a second strict sub-set of the bus information lines and the logic circuitry of the second resource blocks. The first and second sub-sets comprise different bus lines.
(FR)L'invention porte sur une puce logique qui comprend une pluralité de blocs de ressource individuellement adressables, comprenant chacun un circuit logique. La puce logique comprend également un bus comprenant une pluralité de lignes d'informations de bus. Un premier parmi les blocs de ressource comprend un couplage entre un premier sous-ensemble strict des lignes d'informations de bus et le circuit logique du premier bloc de ressource. Un second parmi les blocs de ressource, qui est adjacent au premier bloc de ressource, comprend un couplage entre un second sous-ensemble strict des lignes d'informations de bus et le circuit logique du second bloc de ressource. Les premier et second sous-ensembles comprennent différentes lignes de bus.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)