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1. (WO2009032327) CIRCUIT DE LIMITATION ACTIF POUR DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/032327    N° de la demande internationale :    PCT/US2008/010465
Date de publication : 12.03.2009 Date de dépôt international : 08.09.2008
CIB :
H03K 5/08 (2006.01), H03L 5/00 (2006.01)
Déposants : INTERNATIONAL RECTIFIER CORPORATION [US/US]; 233 Kansas Street, El Segundo, California 90245 (US) (Tous Sauf US).
NADD, Bruno, Charles [FR/FR]; (FR) (US Seulement)
Inventeurs : NADD, Bruno, Charles; (FR)
Mandataire : DUJMICH, Louis, C.; Ostrolenk, Faber, Gerb & Soffen LLP, 1180 Avenue of the Americas, New York, New York 10036 (US)
Données relatives à la priorité :
60/970,692 07.09.2007 US
12/205,022 05.09.2008 US
Titre (EN) ACTIVE CLAMP FOR SEMICONDUCTOR DEVICE
(FR) CIRCUIT DE LIMITATION ACTIF POUR DISPOSITIF SEMI-CONDUCTEUR
Abrégé : front page image
(EN)An active clamp circuit for avalanching and clamping voltage at a gate terminal of a first transistor connected to a power source. The active clamp circuit includes a second transistor for turning ON the first transistor; a third transistor having EPI breakdown voltage less than that of the first transistor; a resistor coupled between a node and source and gate terminals of the third transistor; and an amplifier for comparing voltage on the resistor to a reference voltage and providing an output signal to control the second transistor, wherein, when the third transistor avalanches and the voltage across the resistor exceeds the reference voltage, the output signal turns ON the second transistor thereby clamping the gate terminal of the first transistor, wherein the active clamp circuit tracks the channel characteristic of the first transistor.
(FR)L'invention concerne un circuit de limitation actif pour une tension d'avalanche et de limitation au niveau d'une borne de grille d'un premier transistor connecté à une source d'alimentation. Le circuit de limitation de niveau actif comprend un deuxième transistor pour débloquer le premier transistor ; un troisième transistor ayant une tension de claquage EPI inférieure à celle du premier transistor ; une résistance couplée entre un nœud et des bornes de source et de grille du troisième transistor ; et un amplificateur pour comparer une tension sur la résistance à une tension de référence et fournir un signal de sortie pour commander le deuxième transistor. Lorsque le troisième transistor subit une avalanche et que la tension aux bornes de la résistance dépasse la tension de référence, le signal de sortie débloque le deuxième transistor, limitant ainsi le niveau de la borne de grille du premier transistor, le circuit de limitation actif suivant la caractéristique de canal du premier transistor.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)