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1. (WO2008131308) SYSTÈME D'ACCÉLÉRATEUR BASÉ SUR UN RÉSEAU PRÉDIFFUSÉ PROGRAMMABLE PAR L'UTILISATEUR (FPGA)
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/131308    N° de la demande internationale :    PCT/US2008/060942
Date de publication : 30.10.2008 Date de dépôt international : 18.04.2008
CIB :
G06F 13/36 (2006.01), G06F 13/362 (2006.01)
Déposants : MICROSOFT CORPORATION [US/US]; One Microsoft Way, Redmond, Washington 98052-6399 (US) (Tous Sauf US)
Inventeurs : XU, Ning-yi; (US).
HSU, Feng-Hsiung; (US).
CAI, Xiong-Fei; (US)
Données relatives à la priorité :
11/737,605 19.04.2007 US
Titre (EN) FIELD-PROGRAMMABLE GATE ARRAY BASED ACCELERATOR SYSTEM
(FR) SYSTÈME D'ACCÉLÉRATEUR BASÉ SUR UN RÉSEAU PRÉDIFFUSÉ PROGRAMMABLE PAR L'UTILISATEUR (FPGA)
Abrégé : front page image
(EN)Accelerator systems and methods are disclosed that utilize FPGA technology to achieve better parallelism and flexibility. The accelerator system may be used to implement a relevance-ranking algorithm, such as RankBoost, for a training process. The algorithm and related data structures may be organized to enable streaming data access and, thus, increase the training speed. The data may be compressed to enable the system and method to be operable with larger data sets. At least a portion of the approximated RankBoost algorithm may be implemented as a single instruction multiple data streams (SIMD) architecture with multiple processing engines (PEs) in the FPGA. Thus, large data sets can be loaded on memories associated with an FPGA to increase the speed of the relevance ranking algorithm.
(FR)L'invention concerne des systèmes et des procédés d'accélérateur qui utilisent une technologie FPGA pour obtenir un meilleur parallélisme et une meilleure souplesse. Le système d'accélérateur peut être utilisé pour implémenter un algorithme de classement par pertinence, tel que RankBoost, pour un processus d'apprentissage. L'algorithme et les structures de données associées peuvent être organisés pour permettre un accès à des données de transmission en continu, et ainsi augmenter la vitesse d'apprentissage. Les données peuvent être compressées pour permettre au système et au procédé d'être opérationnels avec des ensembles de données plus grands. Au moins une partie de l'algorithme RankBoost d'approximation peut être implémenté en tant qu'architecture de flux de données multiples à instruction unique (SIMD) avec de multiples moteurs de traitement (PE) dans le FPGA. Ainsi, de grands ensembles de données peuvent être chargés sur des mémoires associées à un FPGA pour augmenter la vitesse de l'algorithme de classement par pertinence.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)