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1. (WO2008129713) PUCE SEMI-CONDUCTRICE ET CIRCUIT HAUTE FRÉQUENCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/129713    N° de la demande internationale :    PCT/JP2007/072211
Date de publication : 30.10.2008 Date de dépôt international : 15.11.2007
CIB :
H03D 7/02 (2006.01), H01L 21/822 (2006.01), H01L 27/04 (2006.01)
Déposants : Mitsubishi Electric Corporation [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP) (Tous Sauf US).
SUZUKI, Takuya [JP/JP]; (JP) (US Seulement).
KAWAKAMI, Kenji [JP/JP]; (JP) (US Seulement).
KANAYA, Ko [JP/JP]; (JP) (US Seulement).
KITAMURA, Yoichi [JP/JP]; (JP) (US Seulement)
Inventeurs : SUZUKI, Takuya; (JP).
KAWAKAMI, Kenji; (JP).
KANAYA, Ko; (JP).
KITAMURA, Yoichi; (JP)
Mandataire : SAKAI, Hiroaki; Sakai International Patent Office Kasumigaseki Building 2-5, Kasumigaseki 3-chome Chiyoda-ku, Tokyo 1006020 (JP)
Données relatives à la priorité :
2007-093472 30.03.2007 JP
Titre (EN) SEMICONDUCTOR CHIP AND HIGH FREQUENCY CIRCUIT
(FR) PUCE SEMI-CONDUCTRICE ET CIRCUIT HAUTE FRÉQUENCE
(JA) 半導体チップおよび高周波回路
Abrégé : front page image
(EN)A semiconductor chip in which a reflection circuit, a demultiplexer circuit, a matching circuit, and he like, being connected to the chip end can be made to function sufficiently. A semiconductor chip having wiring patterns (12, 14) provided on a semiconductor substrate on which at least one semiconductor element (11) is formed and being connected with respective terminals of the semiconductor element (11), and electrode pads (13, 15) connected with the wiring patterns (12, 14) and connecting the semiconductor substrate with a signal I/O circuit formed on other substrate is further provided with parallel wiring patterns (16, 18) being connected with the wiring patterns (12, 14) at at least one terminal end of the semiconductor element, and electrode pads (17, 19) connected with the parallel wiring patterns (16, 18) and electrically connecting a reactance circuit formed on the other substrate separately from the signal I/O circuit.
(FR)L'invention concerne une puce semi-conductrice dans laquelle un circuit de réflexion, un circuit démultiplexeur, un circuit d'adaptation et similaires, sont connectés à la puce et peuvent être amenés à fonctionner de manière suffisante. L'invention concerne une puce semi-conductrice ayant des motifs de câblage (12, 14) disposés sur un substrat semi-conducteur sur lequel au moins un élément semi-conducteur (11) est formé et étant connecté avec des bornes respectives de l'élément semi-conducteur (11), et des plages de connexion d'électrode (13, 15) connectées aux motifs de câblage (12, 14) et connectant le substrat semi-conducteur avec un circuit d'E/S de signal formé sur un autre substrat, la puce semi-conductrice comportant en outre des motifs de câblage parallèles (16, 18) connectés aux motifs de câblage (12, 14) au niveau d'au moins une extrémité de borne de l'élément semi-conducteur, et des plages de connexion d'électrode (17, 19) connectées aux motifs de câblage parallèles (16, 18) et connectant électriquement un circuit de réactance formé sur l'autre substrat séparément du circuit d'E/S de signal.
(JA) チップ端に接続される反射回路、分波回路、整合回路などを十分に機能させることができる半導体チップを提供すること。少なくとも1つの半導体素子11が形成された半導体基板上に設けられ、半導体素子11の各端子にそれぞれ接続される配線パターン12,14と、配線パターン12,14に接続され、半導体基板と別基板上に形成された信号入出力回路を接続するための電極パッド13,15と、を有する半導体チップにおいて、半導体素子の少なくとも1つの端子端にて配線パターン12,14に接続される並列配線パターン16,18と、並列配線パターン16,18に接続され、信号入出力回路とは別個に、別基板上に形成されたリアクタンス回路を電気的に接続するためのリアクタンス回路接続用電極パッド17,19と、を備える。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)