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1. (WO2008126774) COMPOSANT MÉMOIRE À SEMICONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/126774    N° de la demande internationale :    PCT/JP2008/056714
Date de publication : 23.10.2008 Date de dépôt international : 03.04.2008
CIB :
H01L 21/8247 (2006.01), H01L 27/115 (2006.01), H01L 29/788 (2006.01), H01L 29/792 (2006.01)
Déposants : Kabushiki Kaisha Toshiba [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku Tokyo 1050023 (JP) (Tous Sauf US).
TANAKA, Hiroyasu [JP/JP]; (JP) (US Seulement).
KATSUMATA, Ryota [JP/JP]; (JP) (US Seulement).
AOCHI, Hideaki [JP/JP]; (JP) (US Seulement).
KIDO, Masaru [JP/JP]; (JP) (US Seulement).
KITO, Masaru [JP/JP]; (JP) (US Seulement).
SATO, Mitsuru [JP/JP]; (JP) (US Seulement)
Inventeurs : TANAKA, Hiroyasu; (JP).
KATSUMATA, Ryota; (JP).
AOCHI, Hideaki; (JP).
KIDO, Masaru; (JP).
KITO, Masaru; (JP).
SATO, Mitsuru; (JP)
Mandataire : Takahashi, Hayashi and Partner Patent Attorneys, Inc.; Sonpo Japan Kamata Building 9F 5-24-2 Kamata Ota-ku, Tokyo 1440052 (JP)
Données relatives à la priorité :
2007-100086 06.04.2007 JP
Titre (EN) SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME
(FR) COMPOSANT MÉMOIRE À SEMICONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体記憶装置及びその製造方法
Abrégé : front page image
(EN)Provided is a semiconductor memory device in which drawing wiring toward a word line can be closely arranged and a memory cell is three-dimensionally laminated. The semiconductor memory device comprises a plurality of memory strings in which a plurality of memory cells which can be electrically rewritten are connected in line, which have a pillar-shaped semiconductor, a first insulating film formed around the pillar-shaped semiconductor, a charge storage layer formed around the first insulating film, a second insulating film formed around the charge storage layer, and a plurality of electrodes formed around the second insulating layer and a bit line connected to one end of the memory strings via a selected transistor. A plurality of electrodes of one memory strings and a plurality of electrodes of the other memory strings are used in common. They are two-dimensionally extending conductive layers. The ends of the conductive layers are formed in a staircase pattern in a direction in parallel with a bit line.
(FR)L'invention concerne un composant mémoire à semiconducteur dans lequel le dessin du câblage vers une ligne de mots peut être agencé étroitement et dans lequel une cellule mémoire est stratifiée en trois dimensions. Le composant mémoire à semiconducteur comprend une pluralité de chaînes de mémoires dans laquelle une pluralité de cellules mémoire qui peuvent être réécrites électriquement sont reliées en ligne, qui comportent un semiconducteur en forme de pilier, un premier film isolant formé autour du semiconducteur en forme de pilier, une couche de stockage de charge formée autour du premier film isolant, un second film isolant formé autour du semiconducteur en forme de pilier et une pluralité d'électrodes formées autour de la seconde couche isolante, ainsi qu'une ligne de bits reliée à une extrémité des chaînes de mémoires par l'intermédiaire d'un transistor sélectionné. Une pluralité d'électrodes d'une chaîne de mémoires et une pluralité d'électrodes de l'autre chaîne de mémoires sont partagées. Il existe des couches conductrices s'étendant dans deux dimensions. Les extrémités des couches conductrices sont formées selon un motif en escalier dans une direction parallèle à une ligne de bits.
(JA)ワード線への引き出し配線を密に配置することができる、メモリセルを三次元的に積層した半導体記憶装置を提供する。電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスであって、メモリストリングスは、柱状半導体と、柱状半導体の周りに形成された第1の絶縁膜と、第1の絶縁膜の周りに形成された電荷蓄積層と、電荷蓄積層の周りに形成された第2の絶縁膜と、第2の絶縁膜の周りに形成された複数の電極とを有している複数のメモリストリングスと、メモリストリングスの一端に選択トランジスタを介して接続されたビット線と、を有し、メモリストリングスの複数の電極と、別のメモリストリングスの複数の電極は共有され、それぞれ、2次元的に広がる導電体層であり、導電体層の端部は、それぞれ、ビット線と平行な方向に階段状に形成されている。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)