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1. (WO2008124503) TOPOLOGIES DE SYSTÈMES DE MÉMOIRES INCLUANT UN COMPOSANT TAMPON ET UN CIRCUIT INTÉGRÉ DE MÉMOIRES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/124503    N° de la demande internationale :    PCT/US2008/059268
Date de publication : 16.10.2008 Date de dépôt international : 03.04.2008
CIB :
G11C 5/06 (2006.01), G11C 7/10 (2006.01), G11C 5/00 (2006.01)
Déposants : RAMBUS INCORPORATED [US/US]; 4440 El Camino Real, Los Altos, CA 94022 (US) (Tous Sauf US).
TSERN, Ely [US/US]; (US) (US Seulement).
SHAEFFER, Ian [US/US]; (US) (US Seulement).
HAMPEL, Craig [US/US]; (US) (US Seulement)
Inventeurs : TSERN, Ely; (US).
SHAEFFER, Ian; (US).
HAMPEL, Craig; (US)
Mandataire : DENIRO, Kirk, J.; Vierra Megen Marcus & Deniro, Llp, 575 Market Street, Suite 2500, San Francisco, CA 94105 (US)
Données relatives à la priorité :
11/697,572 06.04.2007 US
Titre (EN) MEMORY SYSTEM TOPOLOGIES INCLUDING A BUFFER DEVICE AND AN INTEGRATED CIRCUIT MEMORY DEVICE
(FR) TOPOLOGIES DE SYSTÈMES DE MÉMOIRES INCLUANT UN COMPOSANT TAMPON ET UN CIRCUIT INTÉGRÉ DE MÉMOIRES
Abrégé : front page image
(EN)Systems, among other embodiments, include topologies (data and/or control/address information) between an integrated circuit buffer device (that may be coupled to a master, such as a memory controller) and a plurality of integrated circuit memory devices. For example, data may be provided between the plurality of integrated circuit memory devices and the integrated circuit buffer device using separate segmented (or point-to-point link) signal paths in response to control/address information provided from the integrated circuit buffer device to the plurality of integrated circuit buffer devices using a single fly-by (or bus) signal path. An integrated circuit buffer device enables configurable effective memory organization of the plurality of integrated circuit memory devices. The memory organization represented by the integrated circuit buffer device to a memory controller may be different than the actual memory organization behind or coupled to the integrated circuit buffer device. The buffer device segments and merges the data transferred between the memory controller that expects a particular memory organization and actual memory organization.
(FR)Selon l'invention, des systèmes, parmi d'autres modes de réalisation, incluent des topologies (données et/ou informations de commande/d'adressage) entre un circuit intégré tampon (qui peut être relié à un composant maître tel qu'un contrôleur de mémoire) et une pluralité de circuits intégrés de mémoires. Par exemple, des données peuvent être appliquées entre la pluralité de circuits intégrés de mémoires et le circuit intégré tampon en utilisant des lignes de signaux séparées segmentées (ou bien par une liaison point à point) en réponse aux informations de commande/d'adressage appliquées à partir du circuit intégré tampon à la pluralité de circuits intégrés tampon en utilisant une ligne unique de signal de commande électrique (ou un bus). Un circuit intégré tampon valide l'organisation des mémoires, effective et configurable de la pluralité de circuits intégrés de mémoires. L'organisation des mémoires représentée par le circuit intégré tampon vers un contrôleur de mémoire peut être différente de l'organisation réelle des mémoires derrière lui ou bien être reliée au circuit intégré tampon. Le composant tampon segmente et réunit les données transférées entre le contrôleur de mémoire qui croit à une organisation particulière de mémoires et l'organisation réelle des mémoires.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)