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1. (WO2008122012) MÉMOIRE RÉMANENTE INTÉGRÉEET FABRICATION DE CIRCUITS PÉRIPHÉRIQUES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/122012    N° de la demande internationale :    PCT/US2008/059035
Date de publication : 09.10.2008 Date de dépôt international : 01.04.2008
CIB :
H01L 21/8247 (2006.01), H01L 27/105 (2006.01), H01L 27/115 (2006.01)
Déposants : SANDISK CORPORATION [US/US]; 601 Mccarthy Boulevard, Milpitas, CA 95035 (US) (Tous Sauf US).
KAI, James [US/US]; (US) (US Seulement).
PHAM, Tuan [US/US]; (US) (US Seulement).
HIGASHITANI, Masaaki [JP/US]; (US) (US Seulement).
MATAMIS, George [US/US]; (US) (US Seulement).
ORIMOTO, Takashi [US/US]; (US) (US Seulement)
Inventeurs : KAI, James; (US).
PHAM, Tuan; (US).
HIGASHITANI, Masaaki; (US).
MATAMIS, George; (US).
ORIMOTO, Takashi; (US)
Mandataire : MAGEN, Burt; Vierra Magen Marcus & Deniro, LLP, 575 Market Street, Suite 2500, San Francisco, CA 94105 (US)
Données relatives à la priorité :
60/909,713 02.04.2007 US
12/058,512 28.03.2008 US
Titre (EN) INTEGRATED NON-VOLATILE MEMORY AND PERIPHERAL CIRCUITRY FABRICATION
(FR) MÉMOIRE RÉMANENTE INTÉGRÉEET FABRICATION DE CIRCUITS PÉRIPHÉRIQUES
Abrégé : front page image
(EN)Non-volatile memory and integrated memory (480) and peripheral circuitry (490) fabrication processes are provided. Sets of charge storage regions (406, 408), such as NAND strings including multiple non- volatile storage elements, are formed over a semiconductor substrate (402) using a layer of charge storage material such as a first layer of polysilicon. An intermediate dielectric layer (404) is provided over the charge storage regions. A layer of conductive material such as a second layer of polysilicon is deposited over the substrate and etched to form the control gates (416, 418) for the charge storage regions and the gate regions (434) of the select transistors for the sets of storage elements. The first layer of polysilicon is removed from a portion of the substrate, facilitating fabrication of the select transistor gate regions from only the second layer of polysilicon. Peripheral circuitry formation is also incorporated into the fabrication process to form the gate regions for devices such as high voltage and logic transistors. The gate regions (444, 448) of these devices can be formed from the layer forming the control gates of the memory array.
(FR)L'invention concerne une mémoire rémanente et une mémoire intégrée et des procédés de fabrication de circuits périphériques. Des ensembles de zones de stockage de charges, par exemple des chaînes NAND comportant des éléments de stockage non volatiles multiples, sont formées sur un substrat à semi-conducteur au moyen d'une couche de matériau de stockage de charges, par exemple une première couche de polysilicium. Une couche diélectrique intermédiaire est posée sur les zones de stockage de charges. Une couche de matériau conducteur, par exemple une seconde couche de polysilicium, est déposée sur le substrat et gravée de manière à former les grilles de commande des transistors choisis pour les ensembles d'éléments de stockage. La première couche de polysilicium est évacuée d'une partie du substrat, ce qui facilite la fabrication des zones à grille de transistor choisi uniquement à partir de la seconde couche de polysilicium. La formation de circuits périphériques est également incorporée dans le processus de fabrication pour former les zones à grilles pour des dispositifs tels que des transistors logiques et à haute tension. Les zones à grilles de ces dispositifs peuvent être formées à partir de la couche formant les grilles de commande du réseau de mémoire.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)