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1. (WO2008121569) INTERPOLATEUR DE SYNCHRONISATION AYANT UNE LINÉARITÉ AMÉLIORÉE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/121569    N° de la demande internationale :    PCT/US2008/057606
Date de publication : 09.10.2008 Date de dépôt international : 20.03.2008
CIB :
H03K 5/13 (2006.01), H03K 5/135 (2006.01)
Déposants : TERADYNE, INC. [US/US]; 600 Riverpark Drive, NR700-2-3, North Reading, MA 01864 (US) (Tous Sauf US).
IORGA, Cosmin [US/US]; (US) (US Seulement)
Inventeurs : IORGA, Cosmin; (US)
Mandataire : CEKALA. Chester; Teradyne, Inc., 600 Riverpark Drive, NR700-2-3, North Reading, MA 01864 (US)
Données relatives à la priorité :
11/731,339 30.03.2007 US
Titre (EN) TIMING INTERPOLATOR WITH IMPROVED LINEARITY
(FR) INTERPOLATEUR DE SYNCHRONISATION AYANT UNE LINÉARITÉ AMÉLIORÉE
Abrégé : front page image
(EN)A programmable timing interpolator circuit includes low output impedance buffer circuitry driving a node having a capacitance that varies in response to a programmed delay to be introduced by the interpolator. The low output impedance buffer circuitry receives a subset of course delay signals and, after buffering, provides the buffered course delay signals to fine delay circuitry. The buffer may include two source follower stages coupled to each other. The first source follower stage shifts the level of the received signal down. The second source follower stage shifts the level of the signal from the first source follower stage up. The first and second source follower stages are implemented using NMOS and PMOS technology.
(FR)Le circuit interpolateur de synchronisation programmable selon l'invention comprend des circuits tampon à faible impédance de sortie entraînant un nœud ayant une capacitance qui varie en réponse à un retard programmé devant être introduit par l'interpolateur. Les circuits tampon à faible impédance de sortie reçoivent un sous-ensemble de signaux de retard grossier et, après une mise en mémoire tampon, fournissent les signaux de retard grossier mis en mémoire tampon à des circuits de retard précis. La mémoire tampon peut comprendre deux étages suiveurs source couplés l'un à l'autre. Le premier étage suiveur source décale le niveau du signal reçu à la baisse. Le second étage suiveur source décale le niveau du signal par rapport au premier étage suiveur à la hausse. Le premier et le second étage suiveurs source sont mis en œuvre en utilisant une technologie NMOS et PMOS.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)