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1. (WO2008120473) CIRCUIT DE RETARD ET DISPOSITIF ÉLECTRONIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/120473    N° de la demande internationale :    PCT/JP2008/000794
Date de publication : 09.10.2008 Date de dépôt international : 28.03.2008
CIB :
H03K 5/00 (2006.01), H03K 5/13 (2006.01), H03K 17/22 (2006.01)
Déposants : FUJITSU TEN LIMITED [JP/JP]; 2-28, Gosho-dori 1-chome, Hyogo-ku, Kobe-shi, Hyogo 6528510 (JP) (Tous Sauf US).
MUROTA, Kazuaki [JP/JP]; (JP) (US Seulement)
Inventeurs : MUROTA, Kazuaki; (JP)
Mandataire : DOI, Kenji; Hayashi, Doi & Associates, 3rd Floor Toshou-Bldg. No.3, 3-9-5, Shin-yokohama Kohoku-ku, Yokohama-shi, Kanagawa 2220033 (JP)
Données relatives à la priorité :
2007-088734 29.03.2007 JP
Titre (EN) DELAY CIRCUIT AND ELECTRONIC DEVICE
(FR) CIRCUIT DE RETARD ET DISPOSITIF ÉLECTRONIQUE
(JA) 遅延回路、及び電子機器
Abrégé : front page image
(EN)The malfunction of an output voltage caused by external noise is prevented without an increase in the capacitance of a capacitor of a delay circuit. The delay circuit comprises a constant current source, connected to the capacitor via a first node, for charging or discharging the capacitor, a charge/discharge circuit for discharging or charging the capacitor when an input voltage changes to a first level and charging or discharging the capacitor when the input voltage changes to a second level, and a voltage detecting circuit for changing the level of the output voltage from the first level to the second level after a delay of a time from when the charge/discharge of the capacitor is started till when the voltage of the first node exceeds a predetermined detection voltage. In the delay circuit, the malfunction of the output voltage is prevented by providing a voltage holding circuit for holding the voltage of the first node at a level exceeding the detection voltage when the input voltage is at the second level and the output voltage changes to the second level.
(FR)Selon l'invention, le dysfonctionnement d'une tension de sortie provoqué par un bruit externe est empêché sans une augmentation de la capacité d'un condensateur d'un circuit de retard. Le circuit de retard comprend une source de courant constant, connectée au condensateur par l'intermédiaire d'un premier nœud, pour charger ou décharger le condensateur, un circuit de charge/décharge pour décharger ou charger le condensateur lorsqu'une tension d'entrée change à un premier niveau et charger ou décharger le condensateur lorsque la tension d'entrée change à un second niveau, et un circuit de détection de tension pour changer le niveau de la tension de sortie du premier niveau au second niveau après un retard de temps à partir du moment où la charge/décharge du condensateur est démarrée jusqu'au moment où la tension du premier nœud dépasse une tension de détection prédéterminée. Dans le circuit de retard, le dysfonctionnement de la tension de sortie est empêché par la fourniture d'un circuit de maintien de tension pour maintenir la tension du premier nœud à un niveau dépassant la tension de détection lorsque la tension d'entrée est au second niveau et la tension de sortie change au second niveau.
(JA)遅延回路のキャパシタの容量を増大させることなく、外来ノイズの影響による出力電圧の誤動作を防止する。キャパシタと第1のノードを介して接続され、前記キャパシタを充電または放電する定電流源と、入力電圧が第1のレベルに変化したときに前記キャパシタを放電または充電し、入力電圧が第2のレベルに変化したときに前記キャパシタを充電または放電する充放電回路と、前記キャパシタの充放電の開始から、前記第1のノードの電圧が所定の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第1のレベルから第2のレベルに変化させる電圧検知回路とを有する遅延回路において、前記入力電圧が第2のレベルであって、かつ前記出力電圧が第2のレベルに変化したときに、前記第1のノードの電圧を前記検知電圧を超えるレベルに保持する電圧保持回路を備えることで出力電圧の誤動作を防止する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)