WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2008118949) SYSTÈME ET PROCÉDÉ POUR EXÉCUTER DES INSTRUCTIONS AVANT UN ÉTAGE D'EXÉCUTION DANS UN PROCESSEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/118949    N° de la demande internationale :    PCT/US2008/058246
Date de publication : 02.10.2008 Date de dépôt international : 26.03.2008
CIB :
G06F 9/38 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International Ip Administration, 5775 Morehouse Drive, San Diego, California 92121 (US) (Tous Sauf US).
SETH, Kiran [IN/US]; (US) (US Seulement).
DIEFFENDERFER, James, Norris [US/US]; (US) (US Seulement).
MCLLVAINE, Michael, Scott [US/US]; (US) (US Seulement).
NUNAMAKER, Nathan [US/US]; (US) (US Seulement)
Inventeurs : SETH, Kiran; (US).
DIEFFENDERFER, James, Norris; (US).
MCLLVAINE, Michael, Scott; (US).
NUNAMAKER, Nathan; (US)
Mandataire : BACHAND, Richard, A.; 5775 Morehouse Drive, San Diego, California 92121 (US)
Données relatives à la priorité :
11/692,685 28.03.2007 US
Titre (EN) A SYSTEM AND METHOD FOR EXECUTING INSTRUCTIONS PRIOR TO AN EXECUTION STAGE IN A PROCESSOR
(FR) SYSTÈME ET PROCÉDÉ POUR EXÉCUTER DES INSTRUCTIONS AVANT UN ÉTAGE D'EXÉCUTION DANS UN PROCESSEUR
Abrégé : front page image
(EN)A method of processing a plurality of instructions in multiple pipeline stages within a pipeline processor is disclosed. The method partially or wholly executes a stalled instruction in a pipeline stage that has a function other than instruction execution prior to the execution stage within the processor. Partially or wholly executing the instruction prior to the execution stage in the pipeline speeds up the execution of the instruction and allows the processor to more effectively utilize its resources, thus increasing the processor's efficiency.
(FR)L'invention concerne un procédé de traitement d'une pluralité d'instructions dans de multiples étages d'architecture pipeline à l'intérieur d'un processeur d'architecture pipeline. Le procédé exécute partiellement ou totalement une instruction en état de calage dans un étage d'architecture pipeline qui a une fonction autre qu'une exécution d'instruction avant l'étage d'exécution à l'intérieur du processeur. L'exécution partielle ou totale de l'instruction avant l'étage d'exécution dans l'architecture pipeline accélère l'exécution de l'instruction et permet au processeur d'utiliser plus efficacement ses ressources, augmentant ainsi le rendement du processeur.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)