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1. (WO2008117464) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/117464    N° de la demande internationale :    PCT/JP2007/056458
Date de publication : 02.10.2008 Date de dépôt international : 27.03.2007
CIB :
H01L 29/78 (2006.01), H01L 21/28 (2006.01), H01L 21/8238 (2006.01), H01L 27/092 (2006.01), H01L 29/423 (2006.01), H01L 29/49 (2006.01)
Déposants : FUJITSU MICROELECTRONICS LIMITED [JP/JP]; 7-1, Nishi-Shinjuku 2-chome, Shinjuku-ku Tokyo 1630722 (JP) (Tous Sauf US).
FUKUTOME, Hidenobu [JP/JP]; (JP) (US Seulement).
OHTA, Hiroyuki [JP/JP]; (JP) (US Seulement).
TAJIMA, Mitsugu [JP/JP]; (JP) (US Seulement)
Inventeurs : FUKUTOME, Hidenobu; (JP).
OHTA, Hiroyuki; (JP).
TAJIMA, Mitsugu; (JP)
Mandataire : ITOH, Tadahiko; 32nd Floor, Yebisu Garden Place Tower, 20-3, Ebisu 4-chome, Shibuya-ku, Tokyo 1506032 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE, AND ITS MANUFACTURING METHOD
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置およびその製造方法
Abrégé : front page image
(EN)Provided is a semiconductor device (10) having a transistor structure including a laminated gate electrode, in which at least two layers of polycrystalline silicon films are laminated. A polycrystalline silicon film (2, 32) at the lowest layer of an nMOS gate electrode (9, 20N) to be formed in an nMOS region has a particle diameter larger than that of a gate electrode film (8, 32b) of an upper layer. The cubic expansion accompanying the diameter increase in the nMOS gate electrode bottom applies a stress in the vertical direction to a channel region (CH) just below the gate electrode.
(FR)L'invention a pour objet un dispositif à semi-conducteur (10) dont la structure de transistor comprend une électrode grille stratifiée, dans laquelle sont stratifiées deux couches de films de silicium polycristallin ou plus. Le diamètre des particules d'un film de silicium polycristallin (2, 32) qui se trouve dans la couche la plus basse d'une électrode grille nMOS (9, 20N) devant être formée dans une région nMOS est plus grand que celui d'un film d'électrode grille (8, 32b) situé dans une couche supérieure. La région de canal (CH) placée juste en dessous de l'électrode grille subit une tension dans la direction verticale en raison de la dilatation cubique qui accompagne l'augmentation de diamètre du bas de l'électrode grille nMOS.
(JA) 半導体装置(10)は、少なくとも2層の多結晶シリコン膜が積層された積層ゲート電極を有するトランジスタ構造を含み、nMOS領域に形成されるnMOSゲート電極(9、20N)の最下層の多結晶シリコン膜(2、32)の粒径は、上層のゲート電極膜(8、32b)の粒径よりも大きい。nMOSゲート電極底部での粒径増大に伴う体積膨張により、ゲート電極直下のチャネル領域(CH)に対して鉛直方向に応力を印加する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)