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1. (WO2008117361) PROCÉDÉ DE SIMULATION LOGIQUE ET SIMULATEUR LOGIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/117361    N° de la demande internationale :    PCT/JP2007/055961
Date de publication : 02.10.2008 Date de dépôt international : 23.03.2007
CIB :
G06F 17/50 (2006.01)
Déposants : FUJITSU MICROELECTRONICS LIMITED [JP/JP]; 7-1, Nishi-Shinjuku 2-chome Shinjuku-ku, Tokyo 1630722 (JP) (Tous Sauf US).
NOMURA, Kenichi [JP/JP]; (JP) (US Seulement).
ANBUTSU, Hideaki [JP/JP]; (JP) (US Seulement).
TAN, Cheng Giam [MY/JP]; (JP) (US Seulement)
Inventeurs : NOMURA, Kenichi; (JP).
ANBUTSU, Hideaki; (JP).
TAN, Cheng Giam; (JP)
Mandataire : HATTORI, Kiyoshi; HATTORI PATENT OFFICE Hachioji Azumacho Center Building 9-8, Azuma-cho Hachioji-shi, Tokyo 192-0082 (JP)
Données relatives à la priorité :
Titre (EN) LOGIC SIMULATION METHOD AND LOGIC SIMULATOR
(FR) PROCÉDÉ DE SIMULATION LOGIQUE ET SIMULATEUR LOGIQUE
(JA) 論理シミュレーション方法及び論理シミュレータ
Abrégé : front page image
(EN)A logic simulation method which can prevent verification failure due to difference between physical operation of an analog circuit and logical operation at the time of logic simulation. A physical specification detecting section (2) detects the physical specification of an analog circuit (PLL circuit or DLL circuit) of verification object described in a logic library (6). A checking section (3) checks whether the signal or setting at the time of logic simulation satisfies the physical specification or not, and if the physical specification is not satisfied, a warning output section (4) issues a warning.
(FR)L'invention concerne un procédé de simulation logique permettant d'empêcher les pannes de vérification dues à une différence entre une opération physique d'un circuit analogique et une opération logique au moment de la simulation logique. La section de détection de spécification physique (2) détecte la spécification physique d'un circuit analogique (circuit PLL ou circuit DLL) d'objet de vérification décrit dans une bibliothèque logique (6). Une section de vérification (3) vérifie si le signal ou le réglage au moment de la simulation logique satisfait la spécification physique ou non, et si la spécification physique n'est pas satisfaite, unesection de sortie d'avertissement (4) émet un avertissement.
(JA) アナログ回路の物理動作と論理シミュレーション時の論理動作の差異による検証ミスを防止可能な論理シミュレーション方法を提供する。  物理仕様検出部(2)によって、論理ライブラリ(6)に記述された検証対象のアナログ回路(PLL回路やDLL回路)の物理仕様を検出し、監視部(3)によって、論理シミュレーション時の信号または設定が物理仕様を満たすか否かを監視し、物理仕様を満たさない場合は警告出力部(4)により警告を発するようにする。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)