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1. (WO2008117247) DISPOSITIF ÉLECTRONIQUE MUNI D'UNE UNITÉ RÉSISTANT AUX TENSIONS ÉLEVÉES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/117247    N° de la demande internationale :    PCT/IB2008/051123
Date de publication : 02.10.2008 Date de dépôt international : 26.03.2008
CIB :
H03K 19/0185 (2006.01)
Déposants : NXP B.V. [NL/NL]; High Tech Campus 60, NL-5656 AG Eindhoven (NL) (Tous Sauf US).
NEDALGI, Dharmaray, M. [IN/IN]; (NL) (US Seulement)
Inventeurs : NEDALGI, Dharmaray, M.; (NL)
Mandataire : VAN DER VEER, Johan, L.; c/o NXP Semiconductors, IP Department, HTC 60 1.31 Prof Holstlaan 4, NL-5656 AG Eindhoven, (NL)
Données relatives à la priorité :
07105143.7 28.03.2007 EP
Titre (EN) ELECTRONIC DEVICE WITH A HIGH VOLTAGE TOLERANT UNIT
(FR) DISPOSITIF ÉLECTRONIQUE MUNI D'UNE UNITÉ RÉSISTANT AUX TENSIONS ÉLEVÉES
Abrégé : front page image
(EN)An electronic device is provided with a high- voltage tolerant circuit. The high- voltage tolerant circuit comprises an input terminal for receiving an input signal (VIN), a first node (A) and a second node (B), wherein the second node (B) is coupled to an input of a receiver (R). The high- voltage tolerant circuit furthermore comprises a first NMOS transistor (Nl) and a first PMOS transistor (Pl) coupled in parallel between the input terminal and the second node (B). Furthermore, a second PMOS transistor (P2) is coupled between the input terminal and node A and a second NMOS transistor is coupled with one of its terminals to the first node. The gate of the first NMOS transistor (N2) is coupled to a supply voltage (VDDE). The gate of the first PMOS transistor (Pl) is coupled to the first node (A). The gate of the second NMOS transistor (N2) and the gate of the second PMOS transistor (P2) are coupled to the supply voltage (VDDE).
(FR)Dispositif électronique muni d'un circuit résistant aux tensions élevées. Le circuit résistant aux tensions élevées comprend une borne d'entrée destinée à recevoir un signal d'entrée (VIN), un premier nœud (A) et un second nœud (B), le second nœud (B) étant couplé à une entrée d'un récepteur (R). Le circuit résistant aux tensions élevées comprend en outre un premier transistor NMOS (Nl) et un premier transistor PMOS (Pl) couplé en parallèle entre la borne d'entrée et le second nœud (B). De plus, un second transistor PMOS (P2) est couplé entre la borne d'entrée et le nœud A et un second transistor NMOS est couplé avec l'une de ses bornes au premier nœud. La passerelle du premier transistor NMOS (N2) est couplée à une tension d'alimentation (VDDE). La passerelle du premier transistor PMOS (Pl) est couplée au premier nœud (A). La passerelle du second transistor NMOS (N2) et la passerelle du second transistor PMOS (P2) sont couplées à la tension d'alimentation (VDDE).
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)