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1. (WO2008116933) UNITÉ DE MULTIPLICATION ET DE MULTIPLICATION-ACCUMULATION POUR OPÉRANDES SIGNÉS ET NON SIGNÉS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/116933    N° de la demande internationale :    PCT/EP2008/053724
Date de publication : 02.10.2008 Date de dépôt international : 28.03.2008
CIB :
G06F 7/544 (2006.01), G06F 7/53 (2006.01)
Déposants : TEXAS INSTRUMENTS DEUTSCHLAND GMBH [DE/DE]; Haggertystrasse 1, 85356 Freising (DE) (Tous Sauf US).
WIENCKE, Christian [DE/DE]; (DE) (US Seulement)
Inventeurs : WIENCKE, Christian; (DE)
Mandataire : HOLT, Michael; 800 Pavilion Drive, Northampton Business Park, Northampton, Northamptonshire NN4 7YL (GB)
Données relatives à la priorité :
10 2007 014 808.0 28.03.2007 DE
Titre (EN) MULTIPLY AND MULTIPLY- ACCUMULATE UNIT FOR SIGNED AND UNSIGNED OPERANDS
(FR) UNITÉ DE MULTIPLICATION ET DE MULTIPLICATION-ACCUMULATION POUR OPÉRANDES SIGNÉS ET NON SIGNÉS
Abrégé : front page image
(EN)The present invention relates to a multiply apparatus and a method for multiplying a first operand consisting of na bits and a second operand consisting of nx bits. The multiply apparatus comprises a CSA unit with nx rows each comprising na AND gates for calculating a single bit product of two single bit input values and adder cells for adding results of a preceding row to a following row and a last output row for outputting a carry vector and a sum vector and logic circuitry for selectively inverting the single bit products at the most significant position of the nx-1 first rows and at the na-1 least significant positions of the output row in response to a first configuration signal before inputting the selectively inverted single bit products to respective adder cells for switching the CSA unit selectively between processing of signed two's complement operands and unsigned operands.
(FR)La présente invention concerne un appareil de multiplication et un procédé permettant de multiplier un premier opérande de na bits et un second opérande de nx bits. L'appareil de multiplication comprend une unité d'additionneur à report-sauvegarde (CSA) avec nx rangées, chacune comprenant na portes ET pour calculer un produit à un seul bit de deux valeurs d'entrée à un seul bit et des cellules d'additionneur pour ajouter les résultats d'une rangée précédente à une rangée suivante et une dernière rangée de sortie pour produire un vecteur de report et un vecteur de somme et un circuit logique pour inverser de façon sélective les produits à un seul bit au niveau de la position la plus significative des nx-1 premières rangées et au niveau des positions na-1 les moins significatives de la rangée de sortie en réponse à un premier signal de configuration avant d'entrer les produits à un seul bit inversés de façon sélective en cellules d'additionneur respectives pour commuter l'unité d'additionneur à report-sauvegarde de façon sélective entre le traitement des opérandes de compléments à deux signés et des opérandes non signés.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)