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1. (WO2008092032) PROCÉDÉ ET APPAREIL POUR ÉTABLIR DES RÈGLES DE MISE EN MÉMOIRE CACHE DANS UN PROCESSEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/092032    N° de la demande internationale :    PCT/US2008/051953
Date de publication : 31.07.2008 Date de dépôt international : 24.01.2008
CIB :
G06F 12/12 (2006.01), G06F 12/08 (2006.01)
Déposants : QUALCOMM Incorporated [US/US]; Attn: International Ip Administration, 5775 Morehouse Drive, San Diego, California 92121 (US) (Tous Sauf US).
MORROW, Michael William [US/US]; (US) (US Seulement)
Inventeurs : MORROW, Michael William; (US)
Mandataire : BACHAND, Richard A.; 5775 Morehouse Drive, San Diego, California 92121 (US)
Données relatives à la priorité :
11/626,434 24.01.2007 US
Titre (EN) METHOD AND APPARATUS FOR SETTING CACHE POLICIES IN A PROCESSOR
(FR) PROCÉDÉ ET APPAREIL POUR ÉTABLIR DES RÈGLES DE MISE EN MÉMOIRE CACHE DANS UN PROCESSEUR
Abrégé : front page image
(EN)According to the methods and apparatus taught herein, processor caching policies are determined using cache policy information associated with a target memory device accessed during a memory operation. According to one embodiment of a processor, the processor comprises at least one cache and a memory management unit. The at least one cache is configured to store information local to the processor. The memory management unit is configured to set one or more cache policies for the at least one cache. The memory management unit sets the one or more cache policies based on cache policy information associated with one or more target memory devices configured to store information used by the processor.
(FR)L'invention concerne des procédés et un appareil, dans lesquels des règles de mise en mémoire cache de processeur sont déterminées en utilisant des informations de règle de mise en mémoire cache associées à un dispositif de mémoire cible auquel on a accès pendant une opération de mémoire. Selon un mode de réalisation d'un processeur, le processeur comprend au moins une mémoire cache et une unité de gestion de mémoire. La au moins une mémoire cache est configurée pour stocker des informations locales au processeur. L'unité de gestion de mémoire est configurée pour établir une ou plusieurs règles de mise en mémoire cache pour la au moins une mémoire cache. L'unité de gestion de mémoire établit les une ou plusieurs règles de mise en mémoire cache selon des informations de règle de mise en mémoire cache associées à un ou plusieurs dispositifs de mémoire cible configurés pour stocker des informations utilisées par le processeur.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)