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1. (WO2008091974) DISPOSITIF SEMI-CONDUCTEUR DOTÉ D'UN TRANSISTOR À EFFET DE CHAMP MOS VERTICAL CONTENANT UN SUPER-RÉSEAU ET PROCÉDÉS ASSOCIÉS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/091974    N° de la demande internationale :    PCT/US2008/051856
Date de publication : 31.07.2008 Date de dépôt international : 24.01.2008
CIB :
H01L 29/78 (2006.01), H01L 29/15 (2006.01), H01L 29/10 (2006.01), H01L 27/092 (2006.01), H01L 21/336 (2006.01), H01L 21/8238 (2006.01), H01L 29/786 (2006.01)
Déposants : MEARS TECHNOLOGIES, INC. [US/US]; 1100 Winter Street, Suite 4700, Waltham, Massachusetts 02451 (US) (Tous Sauf US).
RAO, Kalipatnam Vivek [US/US]; (US) (US Seulement)
Inventeurs : RAO, Kalipatnam Vivek; (US)
Mandataire : REGAN, Christopher, F.; 255 South Orange Avenue, Suite 1401, P.O. Box 3791, Orlando, FL 32802-3791 (US)
Données relatives à la priorité :
60/886,375 24.01.2007 US
12/018,260 23.01.2008 US
Titre (EN) SEMICONDUCTOR DEVICE WITH A VERTICAL MOSFET INCLUDING A SUPERLATTICE AND RELATED METHODS
(FR) DISPOSITIF SEMI-CONDUCTEUR DOTÉ D'UN TRANSISTOR À EFFET DE CHAMP MOS VERTICAL CONTENANT UN SUPER-RÉSEAU ET PROCÉDÉS ASSOCIÉS
Abrégé : front page image
(EN)A semiconductor device includes at least one vertical MOSFET (20) on a substrate. The vertical MOSFET includes at least one superlattice (25) including a plurality of laterally stacked groups of layers transverse to the substrate. The vertical MOSFET (s) further includes a gate (35, 36, 37) laterally adjacent the superlattice, and regions (23, 22, 26) vertically above and below the superlattice and cooperating with the gate for causing transport of charge carriers through the superlattice in the vertical direction. Each group of layers of the superlattice includes stacked base semiconductor monolayers defining a base semiconductor portion and at least one non- semi conductor monolayer constrained within a crystal lattice of adjacent base semiconductor portions. At least some atoms from opposing base semiconductor portions are chemically bound together with the chemical bonds traversing the at least one intervening non semiconductor monolayer. A CMOS (70') including a pair of such vertical MOSFETs is moreover disclosed.
(FR)La présente invention concerne un dispositif semi-conducteur comprenant au moins un transistor à effet de champ MOS vertical (20) sur un substrat. Le transistor à effet de champ MOS vertical possède au moins un super-réseau (25) contenant une pluralité de groupes de couches transversales au substrat, lesdits groupes étant empilés latéralement. Le transistor à effet de champ MOS vertical comprend également une grille (35, 36, 37) latéralement adjacente au super-réseau, et des régions (23, 22, 26) situées verticalement au-dessus et en dessous du super-réseau et coopérant avec la grille pour provoquer le transport vertical de porteurs de charge à travers le super-réseau. Chaque groupe de couches du super-réseau comporte des monocouches semi-conductrices de base empilées définissant une partie semi-conductrice de base et au moins une monocouche non semi-conductrice confinée à l'intérieur d'un réseau cristallin de parties semi-conductrices de base adjacentes. Au moins certains atomes issus de parties semi-conductrices de base opposées sont liés chimiquement les uns aux autres à l'aide de liaisons chimiques traversant la ou les monocouches non semi-conductrices intermédiaires. L'invention a également trait à un MOS complémentaire (70'') comprenant deux transistors à effet de champ MOS verticaux de ce type.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)