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1. (WO2008088330) ARCHITECTURE ÉLECTRONIQUE ÉVOLUTIVE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/088330    N° de la demande internationale :    PCT/US2007/001295
Date de publication : 24.07.2008 Date de dépôt international : 18.01.2007
CIB :
F42B 15/01 (2006.01), F42B 15/10 (2006.01), F42B 15/36 (2006.01)
Déposants : RAYTHEON COMPANY [US/US]; 870 Winter Street, Waltham, MA 02451-1449 (US) (Tous Sauf US)
Inventeurs : SHIAU, Chin, C.; (US).
FACCIANO, Andrew, B.; (US)
Mandataire : STEFFEY, Charles, E.; Schwegman, Lundberg& Woessner, P.A., P.O. Box 2938, Minneapolis, MN 55402 (US)
Données relatives à la priorité :
Titre (EN) SCALABLE ELECTRONICS ARCHITECTURE
(FR) ARCHITECTURE ÉLECTRONIQUE ÉVOLUTIVE
Abrégé : front page image
(EN)A multi-stage missile with plural stages adapted to be physically coupled to and decoupled from adjacent stages and a processor disposed on a single stage for controlling each stage thereof. In the illustrative embodiment, the processor includes a field programmable gate array. In the illustrative embodiment, the processor is disposed on stage 4 of a four-stage missile and performs guidance and navigation functions for each stage and control functions for stages 2, 3 and 4. In a specific embodiment, a serial bus interface is included for coupling the processor to electronic circuitry on each of the stages of the missile. In the best mode, the interface is an IEEE 1394b interface with a physical layer interface and a link layer interface.
(FR)L'invention concerne un missile multi-étages avec plusieurs étages conçus pour être couplés physiquement à des étages adjacents et pour en être découplés, et un processeur disposé sur un seul étage pour commander chaque étage du missile. Dans le mode de réalisation illustré, le processeur comprend un réseau prédiffusé programmable par l'utilisateur (FPGA). Dans le mode de réalisation illustratif, le processeur est disposé sur l'étage 4 d'un missile à quatre étages et effectue des fonctions de guidage et de navigation pour chaque étage, et des fonctions de commande pour les étages 2, 3 et 4. Dans un mode de réalisation précis, une interface de bus série est incluse pour coupler le processeur à des ensembles de circuits électroniques sur chacun des étages du missile. Dans le meilleur mode, l'interface est une interface IEEE 1394b avec une interface de couche physique et une interface de couche de liaison.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)