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1. (WO2008087701) DISPOSITIF A CIRCUIT INTEGRE SEMICONDUCTEUR TRIDIMENSIONNEL ET PROCEDE DE FABRICATION ASSOCIE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/087701    N° de la demande internationale :    PCT/JP2007/050447
Date de publication : 24.07.2008 Date de dépôt international : 15.01.2007
CIB :
H01L 25/065 (2006.01), H01L 23/29 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
Déposants : ZyCube Co., Ltd. [JP/JP]; 5-13, Nihonbashi 3-chome, Chuo-ku, Tokyo1030027 (JP) (Tous Sauf US).
BONKOHARA, manabu [JP/JP]; (JP) (US Seulement)
Inventeurs : BONKOHARA, manabu; (JP)
Mandataire : IZUMI, Katsufumi; 2nd Floor, Suganuma Bldg., 20-6, Toranomon 1-chome Minato-ku, Tokyo1050001 (JP)
Données relatives à la priorité :
Titre (EN) THREE-DIMENSIONAL SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD FOR MANUFACTURING THE SAME
(FR) DISPOSITIF A CIRCUIT INTEGRE SEMICONDUCTEUR TRIDIMENSIONNEL ET PROCEDE DE FABRICATION ASSOCIE
(JA) 三次元半導体集積回路装置及びその製造方法
Abrégé : front page image
(EN)A three-dimensional semiconductor integrated circuit device in which restriction on the size of a semiconductor chip can be eliminated. A method for manufacturing such semiconductor integrated circuit device is also provided. A semiconductor chip (13) having a solid circuit (12) and smaller than a base (10) is stacked on the base (10). The chip (13) is buried by a first filling material (14) such that the first filling material (14) has an external shape (outline) substantially identical to that of the base (10). A plurality of buried electrodes (15) are formed in the chip (13) to penetrate it entirely or partially in the thickness direction. A semiconductor chip (17) having a solid circuit (16) and smaller than the base (10) is stacked on the chip (13). The chip (17) is buried by a second filling material (18) such that the second filling material (18) has an external shape substantially identical to that of the base (10). A plurality of buried electrodes (19) are formed in the chip (17) to penetrate it entirely or partially in the thickness direction. The first and second filling materials (14, 18) have workability and thermal expansion coefficient required for forming the buried electrodes (15, 19) equivalent to those of the chips (13, 17).
(FR)L'invention concerne un dispositif à circuit intégré semiconducteur tridimensionnel pour lequel la restriction concernant la taille d'une puce semiconductrice peut être éliminée. L'invention concerne également un procédé de fabrication associé. Une puce semiconductrice (13) pourvue d'un circuit solide (12) et plus petite qu'une base (10) est empilée sur ladite base (10). Cette puce (13) est enterrée par un premier matériau de remplissage (14) de sorte que ledit matériau (14) présente une forme externe (contour) sensiblement identique à celle de la base (10). Une pluralité d'électrodes enterrées (15) sont formées dans la puce (13) de sorte à pénétrer entièrement ou partiellement dans celle-ci, dans le sens de l'épaisseur. Une puce semiconductrice (17) pourvue d'un circuit solide (16) et plus petite que la base (10) est empilée sur la puce (13). La puce semiconductrice (17) est enterrée par un deuxième matériau de remplissage (18) de sorte que ledit matériau (18) présente une forme externe sensiblement identique à celle de la base (10). Une pluralité d'électrodes enterrées (19) sont formées dans la puce (17) de sorte à pénétrer entièrement ou partiellement dans celle-ci, dans le sens de l'épaisseur. Les premier et deuxième matériaux de remplissage (14, 18) présentent l'aptitude au façonnage et le coefficient de dilatation thermique nécessaires pour former les électrodes enterrées (15, 19) équivalentes à celles des puces (13, 17).
(JA) 半導体チップの大きさに関する制約を除去できる三次元半導体集積回路装置とその製造方法を提供する。  固体回路12を有しベース10より小さい半導体チップ13をベース10上に積層する。第1充填材14でチップ13を埋め込み、第1充填材14をベース10と略同一の外形(輪郭)にする。チップ13の内部にその全部または一部をその厚さ方向に貫通する複数の埋込電極15を形成する。固体回路16を有しベース10より小さい半導体チップ17を、チップ13上に積層する。第2充填材18でチップ17を埋め込み、第2充填材18をベース10と略同一の外形にする。チップ17の内部にその全部または一部をその厚さ方向に貫通する複数の埋込電極19を形成する。第1及び第2の充填材14、18はそれぞれ、埋込電極15、19の形成の際に要求される加工性と熱膨張係数がチップ13、17と同等である。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)