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1. (WO2008086456) SYSTÈME ET PROCÉDÉ DE MASQUAGE ET DE DÉMASQUAGE PRÉEMPTIFS D'INTERRUPTIONS DE PROCESSEUR EN MODE NON SÉCURISÉ
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/086456    N° de la demande internationale :    PCT/US2008/050689
Date de publication : 17.07.2008 Date de dépôt international : 10.01.2008
CIB :
G06F 7/38 (2006.01)
Déposants : TEXAS INSTRUMENTS INCORPORATED [US/US]; P.o. Box 655474, Mail Station 3999, Dallas, TX 75265-5474 (US) (Tous Sauf US).
CONTI, Gregory, R. [FR/FR]; (FR) (US Seulement).
GOSS, Steven, C. [US/FR]; (FR) (US Seulement)
Inventeurs : CONTI, Gregory, R.; (FR).
GOSS, Steven, C.; (FR)
Mandataire : FRANZ, Warren, L.; Texas Instruments Incorporated, Deputy General Patent Counsel, P.o. Box 655474. Ms 3999, Dallas, TX 75265-5474 (US)
Données relatives à la priorité :
7290005.3 03.01.2007 EP
11/971,253 09.01.2008 US
Titre (EN) SYSTEM AND METHOD FOR PREEMPTIVE MASKING AND UNMASKING OF NON-SECURE PROCESSOR INTERRUPTS
(FR) SYSTÈME ET PROCÉDÉ DE MASQUAGE ET DE DÉMASQUAGE PRÉEMPTIFS D'INTERRUPTIONS DE PROCESSEUR EN MODE NON SÉCURISÉ
Abrégé : front page image
(EN)The disclosure describes systems and methods for preemptive masking and unmasking of non-secure processor interrupts. At least some embodiments provide a system that includes a processor (170) capable of operating in a non-secure mode, and preemption logic (350) coupled to the processor (the preemption logic capable of asserting an interrupt signal (281) to the processor). If the processor is operating in the non-secure mode, the preemption logic preemptively inhibits a non-secure assertion of the interrupt signal (281) in response to a mask event. If the processor is operating in the non-secure mode, the preemption logic (35) preemptively enables the non-secure assertion of the interrupt signal in response to an unmask event.
(FR)La présente invention concerne des systèmes et des procédés de masquage et de démasquage préemptifs d'interruptions de processeur en mode non sécurisé. Au moins certains modes de réalisation comprennent un système possédant un processeur (170) pouvant fonctionner en mode non sécurisé, et une logique préemptive (350) couplée au processeur (la logique préemptive pouvant transférer l'assertion d'un signal d'interruption (281) au processeur). Si le processeur fonctionne en mode non sécurisé, la logique préemptive inhibe de manière préemptive une assertion non sécurisée du signal d'interruption (281) en réponse à un événement de masquage. Si le processeur fonctionne en mode non sécurisé, la logique préemptive (35) permet de manière préemptive l'assertion non sécurisée du signal d'interruption en réponse à un événement de démasquage.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)