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1. (WO2008084765) DISPOSITIF SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION CORRESPONDANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/084765    N° de la demande internationale :    PCT/JP2008/050007
Date de publication : 17.07.2008 Date de dépôt international : 04.01.2008
CIB :
H01L 21/336 (2006.01), H01L 21/8238 (2006.01), H01L 27/092 (2006.01), H01L 29/423 (2006.01), H01L 29/49 (2006.01), H01L 29/78 (2006.01)
Déposants : SONY CORPORATION [JP/JP]; 1-7-1 Konan, Minato-ku, Tokyo 1080075 (JP) (Tous Sauf US).
YAMAKAWA, Shinya [JP/JP]; (JP) (US Seulement)
Inventeurs : YAMAKAWA, Shinya; (JP)
Mandataire : IWASAKI, Sachikuni; c/o Miyoshi International Patent Office Toranomon Kotohira Tower 2-8, Toranomon 1-chome Minato-ku, Tokyo 1050001 (JP)
Données relatives à la priorité :
2007-000978 09.01.2007 JP
2007-329564 21.12.2007 JP
Titre (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION CORRESPONDANT
(JA) 半導体装置および半導体装置の製造方法
Abrégé : front page image
(EN)Provided is a semiconductor device wherein stress is effectively applied to a channel section from a semiconductor layer having a lattice constant different from that of a semiconductor substrate, and thus, carrier mobility is improved and high function is achieved. A semiconductor device (1) is provided with a gate electrode (7) arranged on a semiconductor substrate (3) through a gate insulating film (5); and semiconductor layers (stress applying layers) (9) formed by epitaxial growing at recessed portions on the both sides of the gate electrode (7) on the surface of the semiconductor substrate (3). The semiconductor layer (9) is a layer having a lattice constant different from that of the semiconductor substrate (3), and the gate insulating film (5) and the gate electrode (7) are arranged to embed a recessed portion on the semiconductor substrate (3) between the semiconductor layers (9). A depth position (d2) of the gate insulating film (5) from the surface of the semiconductor substrate (3) is smaller than a depth position (d1) of the semiconductor layer (9).
(FR)La présente invention concerne un périphérique semi-conducteur dans lequel une contrainte est effectivement appliquée à une section de canal d'une couche semi-conductrice ayant une constante de treillis différente de celle d'un substrat semi-conducteur et ainsi, la mobilité du transporteur est améliorée et une fonction supérieure atteinte. Un périphérique semi-conducteur (1) est accompagné d'une électrode grille (7) placée sur un substrat semi-conducteur (3) par le biais d'une couche d'isolation grille (5) et des couches semi-conductrices (couches d'application de contrainte) (9) formées par croissance épitaxiale sur des portions en retrait sur les deux côtés de l'électrode grille (7) sur la surface du substrat semi-conducteur (3). La couche semi-conductrice (9) est une couche ayant une constante de treillis différente de celle du substrat semi-conducteur (3) et la couche isolante de grille (5) et l'électrode grille (7) sont placées pour incorporer une portion en retrait sur le substrat semi-conducteur (3) entre les couches semi-conductrices (9). Une position de profondeur (d2) de la couche isolante de grille (5) de la surface du substrat semi-conducteur (3) est plus petite qu'une position de profondeur (d1) de la couche semi-conductrice (9).
(JA) 半導体基板とは格子定数の異なる半導体層からチャネル部に対して効果的に応力を印加することが可能でこれによりキャリア移動度の向上を図り高機能化の達成が可能な半導体装置を提供する。半導体基板3上にゲート絶縁膜5を介して設けられたゲート電極7と、ゲート電極7の両脇において半導体基板3の表面を掘り下げた部分にエピタキシャル成長によって形成された半導体層(応力印加層)9とを備えた半導体装置1において、半導体層9は、半導体基板3とは格子定数の異なる層であり、ゲート絶縁膜5およびゲート電極7は、半導体層9間において半導体基板3の表面を掘り下げた部分を埋め込む状態で設けられている。半導体基板3の表面に対するゲート絶縁膜5の深さ位置d2は、半導体層9の深さ位置d1よりも浅いこととする。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)