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1. (WO2008084760) CIRCUIT MÉLANGEUR ET DISPOSITIF ÉLECTRONIQUE L'UTILISANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/084760    N° de la demande internationale :    PCT/JP2008/000007
Date de publication : 17.07.2008 Date de dépôt international : 09.01.2008
CIB :
H03D 7/12 (2006.01)
Déposants : ROHM CO., LTD. [JP/JP]; 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto 6158585 (JP) (Tous Sauf US).
YOTSUJI, Tetsuaki [JP/JP]; (JP) (US Seulement)
Inventeurs : YOTSUJI, Tetsuaki; (JP)
Mandataire : MORISHITA, Sakaki; 2-11-12, Ebisu-Nishi, Shibuya-ku, Tokyo 1500021 (JP)
Données relatives à la priorité :
2007-004702 12.01.2007 JP
Titre (EN) MIXER CIRCUIT AND ELECTRONIC DEVICE USING THE SAME
(FR) CIRCUIT MÉLANGEUR ET DISPOSITIF ÉLECTRONIQUE L'UTILISANT
(JA) ミキサ回路およびそれを利用した電子機器
Abrégé : front page image
(EN)A first transistor (M1) of N channel is connected to a second transistor (M2) of P channel via first terminals and second terminals. Moreover, a third transistor (M3) is connected to a fourth transistor (M4) via first terminals and second terminals. The first transistor (M1) to the fourth transistor (M4) have a first capacitor (C1) to a fourth capacitor (C4) for coupling. A first impedance element (Z1) to a fourth impedance element (Z4) are arranged on a path for applying bias voltage to gates of the first transistor (M1) to the fourth transistor (M4).A fifth capacitor (C5) is arranged between the first terminals of the first to the fourth transistors (M1 to M4) and a first input terminal (102). The fifth impedance element (Z5) and a sixth impedance element (Z6) are arranged as a load of a differential pair.
(FR)La présente invention concerne un premier transistor (M1) de canal N connecté à un second transistor (M2) de canal P par le biais de premiers et de seconds terminaux. En outre, un troisième transistor (M3) est connecté à un quatrième transistor (M4) par le biais de premiers et de seconds terminaux. Les transistors, du premier (M1) au quatrième (M4), ont des condensateurs auxquels se coupler, respectivement du premier (C1) au quatrième (C4). Des éléments d'impédance, d'un premier (Z1) à un quatrième (Z4) sont placés sur un chemin afin d'appliquer une tension de polarisation aux grilles du premier (M1) au quatrième transistor (M4). Un cinquième condensateur (C5) est placé entre les premiers terminaux du premier au quatrième transistor (M1 à M4) et un premier terminal d'entrée (102). Le cinquième élément d'impédance (Z5) et un sixième (Z6) sont placés en tant que charge d'une paire différentielle.
(JA) Nチャンネルの第1トランジスタM1と、Pチャンネルの第2トランジスタM2は、第1端子同士、第2端子同士が互いに接続される。また、第3トランジスタM3と第4トランジスタM4も、第1端子同士、第2端子同士が互いに接続される。第1トランジスタM1~第4トランジスタM4には、カップリング用の第1キャパシタC1~第4キャパシタC4を設ける。第1インピーダンス素子Z1~第4インピーダンス素子Z4は、第1トランジスタM1~第4トランジスタM4のゲートにバイアス電圧を印加する経路に設けられる。第5キャパシタC5は、第1~第4トランジスタM1~M4の第1端子と、第1入力端子102の間に設けられる。第5インピーダンス素子Z5、第6インピーダンス素子Z6が、差動対の負荷として設けられる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)