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1. (WO2008084524) PROCÉDÉ ET APPAREIL DE PRODUCTION DE DISPOSITIF À SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/084524    N° de la demande internationale :    PCT/JP2007/050074
Date de publication : 17.07.2008 Date de dépôt international : 09.01.2007
CIB :
H01L 21/288 (2006.01), C25D 5/18 (2006.01), C25D 7/12 (2006.01), C25D 21/12 (2006.01), H01L 21/3205 (2006.01)
Déposants : FUJITSU MICROELECTRONICS LIMITED [JP/JP]; 7-1, Nishi-Shinjuku 2-chome Shinjuku-ku, Tokyo 1630722 (JP) (Tous Sauf US).
SUNAYAMA, Michie [JP/JP]; (JP) (US Seulement).
SHIMIZU, Noriyoshi [JP/JP]; (JP) (US Seulement).
HANEDA, Masaki [JP/JP]; (JP) (US Seulement)
Inventeurs : SUNAYAMA, Michie; (JP).
SHIMIZU, Noriyoshi; (JP).
HANEDA, Masaki; (JP)
Mandataire : MATSUKURA, Hidemi; Acropolis 21 Building 6th Floor 4-10, Higashi Nihonbashi 3-chome Chuo-ku, Tokyo 103-0004 (JP)
Données relatives à la priorité :
Titre (EN) PROCESS FOR PRODUCING SEMICONDUCTOR DEVICE AND APPARATUS FOR SEMICONDUCTOR DEVICE PRODUCTION
(FR) PROCÉDÉ ET APPAREIL DE PRODUCTION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法、および半導体装置の製造装置
Abrégé : front page image
(EN)A process for producing a semiconductor device, comprising the wiring region forming step of forming a wiring region on a semiconductor substrate; the copper wiring layer forming step of forming a copper wiring layer on the formed wiring region by electrolytic plating technique, wherein the copper wiring layer is formed by passing a current of application pattern determined from the relationship between application pattern of current passed at electrolytic plating and impurity content characteristic in the formed copper wiring layer so that the impurity content in the formed copper wiring layer becomes desired one; and the wiring forming step of polishing the formed copper wiring layer into a wiring.
(FR)L'invention a pour objet un procédé de production d'un dispositif à semi-conducteur, comprenant une étape de formation de région de câblage consistant à former une région de câblage sur un substrat à semi-conducteur; une étape de formation de couche de câblage de cuivre consistant à former, grâce à une technique de finition galvanique, une couche de câblage de cuivre sur la région de câblage formée, la couche de câblage de cuivre étant formée en faisant passer un courant ayant un schéma d'application déterminé à partir de la relation entre le schéma d'application du courant qui passe lors de la finition galvanique et la caractéristique de teneur en impuretés de la couche de câblage de cuivre formée, de telle sorte que la teneur en impuretés de la couche de câblage de cuivre formée atteigne le niveau souhaité; et l'étape de formation de câblage consistant à polir la couche de câblage de cuivre formée dans un câblage.
(JA) 半導体装置の製造方法であって、半導体基板に配線領域を形成する配線領域形成工程と、形成された前記配線領域に電解めっき法で銅配線層を形成する銅配線層形成工程であって、形成する銅配線層の不純物濃度が所望の濃度になるように、電解めっき時に流される電流の印加パターンと形成される銅配線層中の不純物濃度特性との関係から決定される印加パターンの電流を流し、該銅配線層を形成する銅配線層形成工程と、形成された前記銅配線層を研磨して配線を形成する配線形成工程と、を含む。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)