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1. (WO2008083850) DISPOSITIF ÉLECTRONIQUE, CIRCUIT INTÉGRÉ ET PROCÉDÉ DE SÉLECTION D'UNE PHASE D'HORLOGE D'ÉCHANTILLONNAGE OPTIMALE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/083850    N° de la demande internationale :    PCT/EP2007/050188
Date de publication : 17.07.2008 Date de dépôt international : 09.01.2007
CIB :
H04L 7/04 (2006.01)
Déposants : FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West, Austin, Texas 78735 (US) (Tous Sauf US).
KELLEHER, Paul [IE/IE]; (IE) (US Seulement).
MCSWINEY, Diarmuid [IE/IE]; (IE) (US Seulement).
O'KEEFFE, Conor [IE/IE]; (IE) (US Seulement)
Inventeurs : KELLEHER, Paul; (IE).
MCSWINEY, Diarmuid; (IE).
O'KEEFFE, Conor; (IE)
Mandataire : WHARMBY, Martin Angus; c/o Impetus IP Ltd, Grove House, Lutyens Close,, Chineham Court, Basingstoke Hampshire RG24 8AG (GB)
Données relatives à la priorité :
Titre (EN) ELECTRONIC DEVICE, INTEGRATED CIRCUIT AND METHOD FOR SELECTING OF AN OPTIMAL SAMPLING CLOCK PHASE
(FR) DISPOSITIF ÉLECTRONIQUE, CIRCUIT INTÉGRÉ ET PROCÉDÉ DE SÉLECTION D'UNE PHASE D'HORLOGE D'ÉCHANTILLONNAGE OPTIMALE
Abrégé : front page image
(EN)An electronic device (100) comprises a number of sub-systems (110, 120) coupled via an interface. One of the number of sub-systems (110, 120) comprises logic for receiving a frame of input data having a plurality of phases on respective data paths. The electronic device (100) further comprises logic for performing cross correlation on the received input data with a pre-determined bit pattern (510), operably coupled to selection logic, for selecting a single phase from the plurality of phases sent to the interface to sample the received input data in a middle region of a data bit period in response to the cross correlation.
(FR)L'invention concerne un dispositif électronique (100) qui comprend plusieurs sous-systèmes (110, 120) couplés par le biais d'une interface. Un de ces sous-systèmes (110, 120) comprend une logique destinée à recevoir une trame de données d'entrée ayant plusieurs phases sur les chemins de données correspondants. Le dispositif électronique (100) comprend en outre une logique pour exécuter une corrélation croisée sur les données d'entrée reçues avec un motif de bit prédéterminé (510), fonctionnellement couplée à la logique de sélection, pour sélectionner une phase simple pour la pluralité de phases envoyées à l'interface afin d'échantillonner les données d'entrée reçues dans une zone intermédiaire d'une période de bit de données en réponse à la corrélation croisée.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)