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1. (WO2008083284) TRANCHE TRAITÉE AU NIVEAU DE L'EXTRÉMITÉ FRONTALE AYANT DES CONNEXIONS TRAVERSANT LES PUCES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/083284    N° de la demande internationale :    PCT/US2007/089061
Date de publication : 10.07.2008 Date de dépôt international : 28.12.2007
CIB :
H01L 21/4763 (2006.01), H01L 21/768 (2006.01)
Déposants : CUFER ASSET LTD. L.L.C. [US/US]; 1209 Orange Street, Wilmington, Delaware 19801 (US) (Tous Sauf US).
TREZZA, John [US/US]; (US) (US Seulement)
Inventeurs : TREZZA, John; (US)
Mandataire : MANNING, Michelle; FOLEY & LARDNER LLP, 150 East Gilman Street, P.O. Box 1497, Madison, WI 53701-1497 (US)
Données relatives à la priorité :
60/882,671 29.12.2006 US
Titre (EN) FRONT-END PROCESSED WAFER HAVING THROUGH-CHIP CONNECTIONS
(FR) TRANCHE TRAITÉE AU NIVEAU DE L'EXTRÉMITÉ FRONTALE AYANT DES CONNEXIONS TRAVERSANT LES PUCES
Abrégé : front page image
(EN) A method involves forming vias in a device-bearing semiconductor wafer, making at least some of the vias in the device-bearing semiconductor wafer electrically conductive, and performing back-end processing the device-bearing semiconductor wafer so as to create electrical connections between an electrically conductive via and a metalization layer. An alternative method involves forming vias in a device-bearing semiconductor wafer, making at least some of the vias in the device-bearing semiconductor wafer electrically conductive, and processing the device-bearing semiconductor wafer so as to create electrical connections between an electrically conductive via and a conductive semiconductor layer.
(FR)L'invention concerne un procédé qui implique la formation de trous d'interconnexion dans une tranche semi-conductrice portant un dispositif, rendant au moins une partie des trous d'interconnexion dans la tranche semi-conductrice portant un dispositif électriquement conductrice, et la réalisation d'un traitement dorsal de la tranche semi-conductrice portant un dispositif de manière à créer des connexions électriques entre un trou d'interconnexion électriquement conducteur et une couche de métallisation. Un procédé alternatif implique la formation de trous d'interconnexion dans une tranche semi-conductrice portant un dispositif, rendant au moins une partie des trous d'interconnexion dans la tranche semi-conductrice portant un dispositif électriquement conductrice, et le traitement de la tranche semi-conductrice portant un dispositif de manière à créer des connexions électriques entre un trou d'interconnexion électriquement conducteur et une couche semi-conductrice conductrice.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)