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1. (WO2008081753) TRANSISTOR À EFFET DE CHAMP MIS ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/081753    N° de la demande internationale :    PCT/JP2007/074704
Date de publication : 10.07.2008 Date de dépôt international : 21.12.2007
CIB :
H01L 21/336 (2006.01), H01L 21/28 (2006.01), H01L 29/417 (2006.01), H01L 29/78 (2006.01)
Déposants : NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (Tous Sauf US).
UEJIMA, Kazuya [JP/JP]; (JP) (US Seulement)
Inventeurs : UEJIMA, Kazuya; (JP)
Mandataire : TAKAHASHI, Isamu; 7th Floor, Shinoda Bldg. 10-7, Higashi Kanda 1-chome Chiyoda-ku, Tokyo 1010031 (JP)
Données relatives à la priorité :
2007-000622 05.01.2007 JP
Titre (EN) MIS FIELD EFFECT TRANSISTOR AND METHOD FOR FABRICATING THE SAME
(FR) TRANSISTOR À EFFET DE CHAMP MIS ET SON PROCÉDÉ DE FABRICATION
(JA) MIS型電界効果トランジスタおよびその製造方法
Abrégé : front page image
(EN)[PROBLEMS] To reduce the parasitic resistance of a minute MISFET. [MEANS FOR SOLVING PROBLEMS] An MIS field effect transistor has a source-drain region formed on the outside of the sidewall of a gate electrode which is formed on a semiconductor substrate, a source-drain extension region shallower than the source-drain region and extending from the source-drain region toward a channel region below the gate electrode, and a silicide layer formed in a part of the source-drain extension region and on the surface of the source-drain region. A part of the silicide layer is extended to the source-drain extension region by a length which is controlled by a sidewall formed on the side of the gate electrode.
(FR)L'invention vise à réduire la résistance parasite d'un petit transistor à effet de champ semi-conducteur isolant métallique (misfet). A cet effet, un transistor à effet de champ MIS a une région source-drain formée sur l'extérieur de la paroi latérale d'une électrode de grille qui est formée sur un substrat semi-conducteur, une région d'extension source-drain moins profonde que la région source-drain et s'étendant de la région source-drain vers une région de canal en dessous de l'électrode de grille, et une couche de siliciure formée dans une partie de la région d'extension source-drain et sur la surface de la région source-drain. Une partie de la couche de siliciure s'étend vers la région d'extension source-drain sur une longueur qui est commandée par une paroi latérale formée sur le côté de l'électrode de grille.
(JA)【課題】 微細なMISFETの寄生抵抗を低減する。 【解決手段】 MIS型電界効果トランジスタにおいて、半導体基板に形成されたゲート電極の側壁より外側に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域より浅く前記ソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かって延びたソース・ドレイン拡張領域と、前記ソース・ドレイン拡張領域の一部と前記ソース・ドレイン領域の表面に形成されたシリサイド層とを有している。そして、前記シリサイド層の一部が、前記ゲート電極の側方に形成されるサイドウォールによって制御される長さ分だけ前記ソース・ドレイン拡張領域に伸張している。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)