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1. (WO2008081629) CIRCUIT À CAPACITANCE VARIABLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/081629    N° de la demande internationale :    PCT/JP2007/069261
Date de publication : 10.07.2008 Date de dépôt international : 02.10.2007
CIB :
H03J 5/24 (2006.01), H03J 3/20 (2006.01)
Déposants : SONY CORPORATION [JP/JP]; 1-7-1 Konan, Minato-ku, Tokyo 1080075 (JP) (Tous Sauf US).
OKANOBU, Taiwa [JP/JP]; (JP) (US Seulement)
Inventeurs : OKANOBU, Taiwa; (JP)
Mandataire : IWASAKI, Sachikuni; c/o Miyoshi International Patent Office, Toranomon Kotohira Tower, 2-8, Toranomon 1-chome, Minato-ku, Tokyo 1050001 (JP)
Données relatives à la priorité :
2006-350792 27.12.2006 JP
Titre (EN) VARIABLE CAPACITANCE CIRCUIT
(FR) CIRCUIT À CAPACITANCE VARIABLE
(JA) 可変容量回路
Abrégé : front page image
(EN)A switching circuit which can operate on a single low voltage. A plurality (i=0-n) of series circuits of a capacitor (Ci) and the drain source of an MOS-FET (Qi) are connected in parallel between a first terminal (T1) and a second terminal (T0). In each series circuit, a pull-up resistor (Ri) is connected between the output terminal of an inverter (Ai) and the joint of the capacitor (Ci) and the MOS-FET (Qi). Each bit (bi) of digital data for capacity control is fed to the gate of the MOS-FET (Qi) and the inverter (Ai) thus obtaining a capacitance dependent on the value of the digital data between first terminal (T1) and the second terminal (T0).
(FR)L'invention concerne un circuit de commutation qui peut fonctionner sur une seule tension basse. Une pluralité (i=0-n) de circuits en série d'un condensateur (Ci) et de la source de drain d'un MOS-FET (Qi) est reliée en parallèle entre un premier terminal (T1) et un second terminal (T0). Dans chaque circuit en série, une résistance (Ri) de rappel vers le haut est reliée entre le terminal de sortie d'un inverseur (Ai) et le joint du condensateur (Ci) et le MOS-FET (Qi). Chaque élément binaire (bi) de données numériques destiné à la commande de la capacité est acheminé à la grille du MOS-FET (Qi) et à l'inverseur en obtenant par conséquent une capacitance en fonction de la valeur des données numériques entre le premier terminal (T1) et le second terminal (T0).
(JA) 単一の低い電圧で動作が可能なスイッチ回路を提供する。第1の端子T1と、第2の端子T0との間に、コンデンサCiと、MOS-FET(Qi)のドレイン・ソース間との直列回路の複数個(i=0~n)が並列接続される。直列回路のそれぞれにおいて、インバータAiの出力端と、コンデンサCiおよびMOS-FET(Qi)の接続点との間に、プルアップ抵抗器Riが接続される。容量制御用のデジタルデータの各ビットbiが、直列回路のそれぞれにおけるMOS-FET(Qi)のゲートおよびインバータAiに供給され、第1の端子T1と、第2の端子T0との間に、デジタルデータの値に対応して変化する容量を得る。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)