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1. (WO2008080977) PROCEDE AMELIORE DE REALISATION DE TRANSISTORS A DOUBLE-GRILLE ASYMETRIQUES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/080977    N° de la demande internationale :    PCT/EP2007/064627
Date de publication : 10.07.2008 Date de dépôt international : 28.12.2007
Demande présentée en vertu du Chapitre 2 :    16.09.2008    
CIB :
H01L 27/11 (2006.01), H01L 21/8244 (2006.01)
Déposants : COMMISSARIAT A L'ENERGIE ATOMIQUE [FR/FR]; 25 rue Leblanc, Immeuble "Le Ponant D", F-75015 Paris (FR) (Tous Sauf US).
VINET, Maud [FR/FR]; (FR) (US Seulement).
THOMAS, Olivier [FR/FR]; (FR) (US Seulement).
ROZEAU, Olivier [FR/FR]; (FR) (US Seulement).
POIROUX, Thierry [FR/FR]; (FR) (US Seulement)
Inventeurs : VINET, Maud; (FR).
THOMAS, Olivier; (FR).
ROZEAU, Olivier; (FR).
POIROUX, Thierry; (FR)
Mandataire : ILGART, Jean-Christophe; Brevalex, 3, rue du Docteur Lancereaux, F-75008 Paris (FR)
Données relatives à la priorité :
06 56010 28.12.2006 FR
Titre (EN) IMPROVED METHOD FOR PRODUCING ASYMMETRIC DOUBLE-GATE TRANSISTORS
(FR) PROCEDE AMELIORE DE REALISATION DE TRANSISTORS A DOUBLE-GRILLE ASYMETRIQUES
Abrégé : front page image
(EN)The invention relates to a method for producing a microelectronic device with one or more double-gate transistors, comprising a step in which one or more structures are formed on a substrate, said structures comprising respectively at least a first block (110a, 310a) intended to form a first gate of a double-gate and at least a second block (120a, 320a) intended to form the second gate of the double-gate, said first and second blocks being located on either side of at least one semiconductor zone (115a) and separated from the semiconductor zone respectively by a first gate dielectric zone (109a) and a second gate dielectric zone (119a).
(FR)L' invention concerne un procédé de réalisation d'un dispositif microélectronique a un ou plusieurs transistors double-grille, comprenant les étapes de: a) formation sur un substrat d'une ou plusieurs structures comportant respectivement : au moins un premier bloc (110a, 310a), destiné à former une première grille d'une double-grille de transistor, et au moins un deuxième bloc (120a, 320a) destiné à former la deuxième grille de ladite double-grille, le premier bloc et le deuxième bloc étant situés de part d'autre d'au moins une zone semi-conductrice (115a) et séparés de la zone semi-conductrice respectivement par une première zone (109a) de diélectrique de grille et une deuxième zone (119a) de diélectrique de grille.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : français (FR)
Langue de dépôt : français (FR)