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1. (WO2008080213) MÉCANISME DE DÉTECTION DE MOT DE PASSE À USAGE UNIQUE (OTP) À GRANDE VITESSE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/080213    N° de la demande internationale :    PCT/CA2007/000503
Date de publication : 10.07.2008 Date de dépôt international : 29.03.2007
CIB :
G11C 17/18 (2006.01), G11C 17/08 (2006.01), G11C 17/16 (2006.01)
Déposants : SIDENSE CORP. [CA/CA]; 84 Hines Road, Suite 260, Ottawa, Ontario K2K 3G3 (CA) (Tous Sauf US).
KURJANOWICZ, Wlodek [CA/CA]; (CA) (US Seulement).
SMITH, Steven [CA/CA]; (CA) (US Seulement)
Inventeurs : KURJANOWICZ, Wlodek; (CA).
SMITH, Steven; (CA)
Mandataire : HUNG, Shin; Borden Ladner Gervais LLP, World Exchange Plaza, 100 Queen Street, Suite 1100, Ottawa, Ontario K1P 1J9 (CA)
Données relatives à la priorité :
11/618,330 29.12.2006 US
Titre (EN) HIGH SPEED OTP SENSING SCHEME
(FR) MÉCANISME DE DÉTECTION DE MOT DE PASSE À USAGE UNIQUE (OTP) À GRANDE VITESSE
Abrégé : front page image
(EN)A high speed sensing scheme for a non-volatile memory array is disclosed. The memory array includes non volatile memory cells arranged in a complementary bitline configuration includes precharge circuits for precharging the bitlines to a first voltage level such as VSS, a reference circuits for applying a reference charge on the reference bitlines of the complementary bitline pairs, and bitline sense amplifiers for sensing a voltage differential between the complementary bitline pairs. A voltage on the data bitline being changed when a programmed non-volatile memory cell connected to an activated wordline couples the wordline voltage to the data bitline.
(FR)La présente invention concerne un mécanisme de détection à grande vitesse pour une matrice mémoire non volatile. La matrice mémoire non volatile comporte des cellules de mémoire volatile disposées en une configuration de lignes de bit complémentaires comprenant des circuits de précharge pour précharger les lignes de bit à un premier niveau de tension tel que VSS, des circuits de référence pour appliquer une charge de référence sur les lignes de bit de référence des paires de lignes de bit complémentaires, et des amplificateurs de détection de lignes de bit pour détecter un différentiel de tension entre les lignes de bit complémentaires. Une tension sur la ligne de bit de données étant modifiée lorsqu'une cellule de mémoire volatile programmée connectée à une ligne de mot activée effectue le couplage de la tension de la ligne de mot à la ligne de bit de données.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)