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1. (WO2008079775) MÉMOIRE À SEMI-CONDUCTEUR COMPRENANT DEUX NŒUDS DE STOCKAGE DE CHARGE ET PROCÉDÉS DE FABRICATION DE CELLE-CI
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/079775    N° de la demande internationale :    PCT/US2007/087769
Date de publication : 03.07.2008 Date de dépôt international : 17.12.2007
CIB :
H01L 29/788 (2006.01), H01L 29/792 (2006.01), H01L 27/115 (2006.01), H01L 21/8247 (2006.01), H01L 21/8246 (2006.01)
Déposants : SPANSION LLC [US/US]; 915 DeGuigne Drive Mail Stop 250 P.O. Box 3453 Sunnyvale, CA 94088-3453 (US) (Tous Sauf US).
LEE, Chungho [KR/US]; (US) (US Seulement).
MELIK-MARTIROSIAN, Ashot [AM/US]; (US) (US Seulement).
ZHENG, Wei [CN/US]; (US) (US Seulement).
THURGATE, Timothy [US/US]; (US) (US Seulement).
CHANG, Chi [US/US]; (US) (US Seulement).
KINOSHITA, Hiroyuki [US/US]; (US) (US Seulement).
CHANG, Kuo-Tung [US/US]; (US) (US Seulement).
KIM, Unsoon [US/US]; (US) (US Seulement)
Inventeurs : LEE, Chungho; (US).
MELIK-MARTIROSIAN, Ashot; (US).
ZHENG, Wei; (US).
THURGATE, Timothy; (US).
CHANG, Chi; (US).
KINOSHITA, Hiroyuki; (US).
CHANG, Kuo-Tung; (US).
KIM, Unsoon; (US)
Mandataire : COLLOPY, Daniel R.; Ingrassia Fisher & Lorenz, P.C. 7150 E. Camelback Rd., Suite 325 Scottsdale, AZ 85251 (US)
Données relatives à la priorité :
11/613,513 20.12.2006 US
Titre (EN) A SEMICONDUCTOR MEMORY COMPRISING DUAL CHARGE STORAGE NODES AND METHODS FOR ITS FABRICATION
(FR) MÉMOIRE À SEMI-CONDUCTEUR COMPRENANT DEUX NŒUDS DE STOCKAGE DE CHARGE ET PROCÉDÉS DE FABRICATION DE CELLE-CI
Abrégé : front page image
(EN)A dual charge storage node memory device 50 and methods for its fabrication are provided. In one embodiment a dielectric plug 70 is formed comprising a first portion 72 recessed into a semiconductor substrate and a second portion 74 extending above the substrate. A layer of semiconductor material 82 is formed overlying the second portion. A first layered structure 104 is formed overlying a first side of the second portion of the dielectric plug, and a second layered structure 106 is formed overlying a second side, each of the layered structures overlying the layer of semiconductor material and comprising a charge storage layer 86 between first 84 and second 102 dielectric layers. Ions are implanted into the substrate to form a first bit line 94 and second bit line 96, and a layer of conductive material 110 is deposited and patterned to form a control gate overlying the dielectric plug and the first and second layered structures.
(FR)L'invention concerne un dispositif (50) de mémoire à deux nœuds de stockage de charge et des procédés de fabrication de celui-ci. Un mode de réalisation consiste à former une prise diélectrique (70) comprenant une première partie (72) évidée dans un substrat semi-conducteur et une seconde partie (74) s'étendant au-dessus du substrat. Une couche d'un matériau semi-conducteur (82) est formée en recouvrant la seconde partie. Une première structure (104) à couches est formée en recouvrant un premier côté de la seconde partie de la prise diélectrique, et une seconde structure (106) à couches est formée en recouvrant un second côté, chacune des structures à couches recouvrant la couche du matériau semi-conducteur et comprenant une couche (86) de stockage de charge entre une première couche (84) et une seconde couche (102) diélectriques. Des ions sont implantés dans le substrat pour former une première ligne binaire (94) et une seconde ligne binaire (96), et une couche de matériau conducteur (110) est déposée et modelée pour former une porte de commande recouvrant la prise diélectrique ainsi que les première et seconde structures à couches.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)