WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2008077804) PROCESSEUR PARALLÈLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2008/077804 N° de la demande internationale : PCT/EP2007/063849
Date de publication : 03.07.2008 Date de dépôt international : 12.12.2007
CIB :
G06F 17/14 (2006.01) ,G06F 15/80 (2006.01)
Déposants : PERSSON, Per[SE/SE]; SE (UsOnly)
GUSTAFSSON, Harald[SE/SE]; SE (UsOnly)
TELEFONAKTIEBOLAGET L M ERICSSON (publ); S-164 83 Stockholm, SE (AllExceptUS)
Inventeurs : PERSSON, Per; SE
GUSTAFSSON, Harald; SE
Mandataire : BRATT, Hanna ; Ericsson AB Patent Unit Mobile Platforms S-221 83 Lund, SE
Données relatives à la priorité :
06127090.622.12.2006EP
60/871,77923.12.2006US
Titre (EN) PARALLEL PROCESSOR
(FR) PROCESSEUR PARALLÈLE
Abrégé : front page image
(EN) A parallel processor (10) having a plurality of parallel computational lanes (L0-L7). The parallel processor (10) comprises a data-vector generation unit (40). The data-vector generation unit comprises a first input port (50) for receiving a first vector of data elements from a memory unit (30) and a second input port (60) for receiving a control vector. The data-vector generation unit further comprises an output port (70) for outputting a second vector of data elements to the plurality of parallel computational lanes (L0-L7). The second vector comprises more data elements than the first vector. The data-vector generation unit (40) is adapted to generate the data elements of the second vector based on the data elements of the first vector and the control vector. A method of operating the parallel processor (10) is also disclosed.
(FR) L'invention concerne un processeur parallèle (10) ayant une pluralité de lignes de calcul parallèles (L0-L7). Le processeur parallèle (10) comprend une unité (40) de génération de vecteur de données. L'unité de génération de vecteur de données comprend un premier port d'entrée (50) destiné à recevoir un premier vecteur d'éléments de données à partir d'une unité de mémoire (30) et un second port d'entrée (60) destiné à recevoir un vecteur de commande. L'unité de génération de vecteur de données comprend en outre un port de sortie (70) pour émettre un second vecteur d'éléments de données vers la pluralité de lignes de calcul parallèles (L0-L7). Le second vecteur comprend plus d'éléments de données que le premier vecteur. L'unité (40) de génération de vecteur de données peut générer les éléments de données du second vecteur sur la base des éléments de données du premier vecteur et du vecteur de commande. L'invention concerne également un procédé d'exploitation du processeur parallèle (10).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)