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1. (WO2008064051) RÉSEAU MÉMOIRE À LIGNES DE BITS COMPTABILISANT LES FUITES
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2008/064051 N° de la demande internationale : PCT/US2007/084765
Date de publication : 29.05.2008 Date de dépôt international : 15.11.2007
CIB :
G11C 11/34 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
11
Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21
utilisant des éléments électriques
34
utilisant des dispositifs à semi-conducteurs
Déposants :
ATMEL CORPORATION [US/US]; 2325 Orchard Parkway San Jose, CA 95131, US (AllExceptUS)
LOJEK, Bohumil [US/US]; US (UsOnly)
Inventeurs :
LOJEK, Bohumil; US
Mandataire :
STEFFEY, Charles, E.; SCHWEGMAN, LUNDBERG & WOESSNER, P.A. P.O. Box 2938 Minneapolis, MN 554025, US
Données relatives à la priorité :
11/561,81720.11.2006US
Titre (EN) MEMORY ARRAY WITH BIT LINES COUNTERING LEAKAGE
(FR) RÉSEAU MÉMOIRE À LIGNES DE BITS COMPTABILISANT LES FUITES
Abrégé :
(EN) Bit lines (19) in a memory array (12) are configured by a select switch matrix (25) to apply the same VD voltage to two adjacent bit lines (33a, 33b) on the drain side of a selected memory cell (75) for the purpose of blocking charge leakage through the cell (76) adjacent to the selected or addressed cell. The switch matrix (25) features transistors with electrodes connected to bit line segments (19) while control electrodes are connected to control lines (27) from a select decoder (29). The switch matrix (25) communicates with address decoders (21 and 23) for setting switches needed to configure the bit lines as needed with the charge leakage blocking voltage.
(FR) L'invention concerne des lignes de bits (19) dans un réseau mémoire (12) configurées par une matrice (25) de commutation sélectionnée pour appliquer la même tension VD à deux lignes de bits adjacentes (33a, 33b) sur le côté drain d'une cellule (75) de mémoire sélectionnée, et destinée au blocage de fuites de charge à travers la cellule (76) adjacente à la cellule sélectionnée ou adressée. La matrice de commutation (25) comprend des transistors dotés d'électrodes reliées à des segments (19) de lignes de bits, alors que les électrodes de commande sont reliées à des lignes de commande (27) d'un décodeur (29) sélectionné. La matrice (25) de commutation communique avec les décodeurs (21 et 23) d'adresses destinés à mettre en place des commutations nécessaires pour configurer des lignes de bits utilisées avce la tension de blocage des fuites de charge.
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États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)