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1. (WO2008064042) TRANSISTOR À MÉMOIRE NON VOLATILE À PIÉGEAGE DE CHARGE À PUITS QUANTIQUE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2008/064042 N° de la demande internationale : PCT/US2007/084707
Date de publication : 29.05.2008 Date de dépôt international : 14.11.2007
CIB :
H01L 29/792 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
792
à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
Déposants :
ATMEL CORPORATION [US/US]; 2325 Orchard Parkway San Jose, CA 95131, US (AllExceptUS)
LOJEK, Bohumil [US/US]; US (UsOnly)
Inventeurs :
LOJEK, Bohumil; US
Mandataire :
STEFFEY, Charles, E. ; Schwegman, Lundberg & Woessner, P.A. P.O. Box 2938 Minneapolis, MN 55402, US
Données relatives à la priorité :
11/561,80820.11.2006US
Titre (EN) NON-VOLATILE MEMORY TRANSISTOR WITH QUANTUM WELL CHARGE TRAP
(FR) TRANSISTOR À MÉMOIRE NON VOLATILE À PIÉGEAGE DE CHARGE À PUITS QUANTIQUE
Abrégé :
(EN) Quantum well charge trap transistors are disclosed featuring an ion implanted region (37) below a stack of high- low-high bandgap materials (15, 39, 41) arranged in a sandwich structure. Source (51) and drain (53) electrodes on either side of implanted region (37), as well as a control gate (43) above the stack allow for electrical control. The implanted region, functioning to provide an offset to the threshold for conduction, is less than feature size F using a technique with spacer masks created for implantation, then removed. The quantum well (71, 75, 73) charge trap stack is built in the area where the spacers were removed with a polysilicon gate (43) atop the stack. Edges of the polysilicon gate are used for self-aligned placement of source and drain.
(FR) L'invention concerne des transistors à piégeage de charge à puits quantiques comprenant une région (37) d'implantation ionique située en-dessous d'une pile de matériaux (15, 39, 41) à structures de bandes élevée-basse-élevée disposées en sandwich. Des électrodes source (51) et drain (53) placées sur chaque côté de la région d'implantation (37), et une passerelle de commande (43) située au-dessus de la pile permettent un contrôle électrique. La région d'implantation, fonctionnant de manière à fournir une déviation vers le seuil pour la conduction, est inférieure à la taille caractéristique (F) grâce à une technique utilisant des masques espaceurs créés pour l'implantation, qui sont ensuite retirés. La pile à piégeage de charge du puits quantique (71, 75, 73) est disposée à la place des espaceurs retirés grâce à une passerelle en polysilicium (43) en haut de la pile. Les bords de la passerelle en polysilicium sont utilisés pour auto-aligner la source et le drain.
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)